一种基于掉电保护的cpu及内存数据自动保存设计方法
【专利摘要】本发明公开了一种基于掉电保护的CPU及内存数据自动保存设计方法，首先将电源运行预警状态信号引出，经过过滤，整形；电源运行预警状态信号有效后，即触发CPU、内存数据保护机制，分别启动CPU与内存数据的保护电路，同时启动保护电路定时器，当定时间为0.1ms后，保护电路发出保护完成信号，关闭保护缓存；当再次上电时，CPU数据、内存数据从EEPROM、flash中依次恢复，实现数据的无缝融合，实现数据的自动保存。通过实施本发明的技术，可以很方便的实现CPU及内存数据自动保存的设计，不仅达到了CPU及内存数据的稳定要求，而且实现功能的低成本要求，实现服务器系统CPU及内存数据状态可靠性、稳定性。
【专利说明】一种基于掉电保护的CPU及内存数据自动保存设计方法
【技术领域】
[0001]本发明涉及计算机通信领域，具体是利用一种基于掉电保护的CPU及内存数据自动保存设计方法。
技术背景
[0002]当今的服务器系统对CPU、内存数据读写的可靠性要求越来越高，CPU、内存不断吞吐着来自网络与硬盘的计算数据，很多计算数据为核心关键数据，一旦丢失不可恢复，具有实时性，因此对服务器系统的运行条件提出了很大的挑战，为保证CPU、内存数据读写的可靠，在系统运行中供电上不可掉电，服务器主板内部的电源转换芯片不可有异常等，目前服务器系统的供电设计只能尽可能满足冗余需求，但当进而带来这样一个问题，那就是随之而来的体积与成本的上升，电源的散热需求部分也会增大，同时冗余电源或AC电源掉电时，将会造成CPU、内存数据的大量丢失，读写数据可靠性需要从根本上保证。今天，服务器系统上CPU、内存承担着处理负载、访问数据等工作量，在这种情况下，保证服务器CPU、内存读写的可靠设计，对于服务器系统的计算数据稳定性具有重要的意义。
[0003]当前对服务器系统CPU、内存读写的设计主要集中在正常应用环境下的控制，对于系统掉电没有对运行中的数据做出对应保护，这也逐渐成为影响服务器系统运行数据保护协调与数据实时统一的关键因素，客户数据可能存在内存中，但是掉电后，客户数据即无法恢复，进而与客户上传数据不一致；目前为了提高对服务器系统的运行保护，增加冗余电源，但是该冗余电源仅是对电源做热备，防止电源模块的无法运行，当系统AC掉电后，整个CPU、内存读写数据依然无法保护，这种单一固定化方式，无法实现CPU、内存读写数据的即时保护需求；随着对服务器系统可靠性要求不断增加，为了保证服务器系统的稳定运行，在数据运行过程中，实现CPU、内存数据的可控保护设计尤为重要，并成为决定服务器数据一致性关键要素之一。
【发明内容】
[0004]本发明要解决的技术问题是:本发明是以控制理论支撑点，具体是利用一种基于掉电保护的CPU及内存数据自动保存设计方法，来解决当前在服务器系统掉电过程中，CPU及内存数据无法保护的问题。
[0005]本发明所采用的技术方案为:一种基于掉电保护的CPU及内存数据自动保存设计方法，包括步骤如下:
①将电源运行预警状态即ps_ok从引脚直接引出，经过过滤，对波形进行整形，去除杂波影响，该信号为前置信号，即当电源的各个电压出现故障前的0.1ms前发出；
②电源运行预警状态信号PS_0K有效后，即触发CPU、内存数据保护机制，分别启动CPU与内存数据的保护电路，同时电源运行预警状态信号PS_0K有效后，即启动保护电路定时器，当定时间为0.1ms后，保护电路发出保护完成信号，关闭保护缓存，确保数据准确；
③触发CPU数据保护机制，在0.1ms时间内，CPU需要把缓存中数据、寄存器的设置值依次存入外置的EEPROM中，同时收到保护电路发出保护完成信号，关闭保护缓存，使CPU进入reset状态，实现CPU状态的可控；
④触发内存数据保护机制，在0.1ms时间内，内存控制器需要把内存缓存中数据值依次存入外置的大容量flash中，同时收到保护电路发出保护完成信号，关闭保护flash，使内存进入reset状态，实现内存状态的可控；
⑤当再次上电时，CPU数据、内存数据从EEPR0M、flash中依次恢复，实现数据的无缝融合，实现数据的自动保存。
[0006]步骤中为了实现将电源运行预警状态即PS_0K前置，即当电源的各个电压出
现故障前的0.1ms前发出，需要在电源的各个电压输出端加入三个470U的储能电容，保持
0.1ms的持续供电能力。
[0007]步骤(6.:中应用施密特缓冲器74HC14将电源运行预警状态信号过滤。
[0008]电源运行预警状态信号PS_0K有效后，即触发CPU、内存数据保护机制，分别使能CPU与内存数据的保护电路，CPU数据保护电路需要增加外置的EEPR0M，内存数据保护电路需要增加外置的大容量flash。同时电源运行预警状态信号PS_0K有效后，即启动保护电路定时器，当定时间为0.1ms后，保护电路发出保护完成信号，关闭保护缓存，确保数据准确。
步骤:?;中定时器由555定时器组成,完成精确的0.1ms定时，防止0.1ms后电源供电能力
下降，而出现数据的校验错误。
[0009]触发CPU数据保护机制，在0.1ms时间内，CPU需要把缓存中数据、寄存器的设置值依次存入外置的EEPROM中，同时收到保护电路发出保护完成信号，关闭保护缓存，使CPU进入reset状态，实现CPU状态的可控，由于CPU耗电较高，数据的存取时间有限，因此必须在尽可能短的时间内，将系统恢复必需的寄存器信息保存，数据保存后，reset CPU，使系统的掉电保护状态退出，进入启示状态，实现系统的状态稳定。
[0010]所述的触发内存数据保护机制，在0.1ms时间内，内存控制器需要把内存缓存中数据值依次存入外置的大容量flash中，同时收到保护电路发出保护完成信号，关闭保护flash，使内存进入reset状态，实现内存状态的可控，由于内存数据量大，存取时间长，
0.1ms时间内可能数据无法保存完毕，因此在内存的供电上，加入大容量的电容进行补偿，数据保存后，关闭保护flash，使内存进入reset状态，实现内存状态的可控，实现系统的内存状态稳定。
[0011]本发明的有益效果为:通过实施本发明的技术，可以很方便的实现CPU及内存数据自动保存的设计，不仅达到了 CPU及内存数据的稳定要求，而且实现功能的低成本要求，实现服务器系统CPU及内存数据状态可靠性、稳定性。
【专利附图】
【附图说明】
[0012]图1为本发明实施流程图。
【具体实施方式】[0013]下面参照附图，结合实施例对本发明详细说明:
实施例1:
一种基于掉电保护的CPU及内存数据自动保存设计方法，包括步骤如下:
①将电源运行预警状态信号即ps_ok从引脚直接引出，经过过滤，对波形进行整形，去除杂波影响，该信号为前置信号，即当电源的各个电压出现故障前的0.1ms前发出；
②电源运行预警状态信号PS_0K有效后，即触发CPU、内存数据保护机制，分别启动CPU与内存数据的保护电路。同时电源运行预警状态信号PS_0K有效后，即启动保护电路定时器，当定时间为0.1ms后，保护电路发出保护完成信号，关闭保护缓存，确保数据准确；
③触发CPU数据保护机制，在0.1ms时间内，CPU需要把缓存中数据、寄存器的设置值依次存入外置的EEPROM中，同时收到保护电路发出保护完成信号，关闭保护缓存，使CPU进入reset状态，实现CPU状态的可控；
④触发内存数据保护机制，在0.1ms时间内，内存控制器需要把内存缓存中数据值依次存入外置的大容量flash中，同时收到保护电路发出保护完成信号，关闭保护flash，使内存进入reset状态，实现内存状态的可控；
⑤当再次上电时，CPU数据、内存数据从EEPR0M、flash中依次恢复，实现数据的无缝融合，实现数据的自动保存。
[0014]实施例2:
在实施例1的基础上，本实施例为了实现将电源运行预警状态即ps_ok前置，即当电源的各个电压出现故障前的0.1ms前发出，在电源的各个电压输出端加入三个470U的储能电容，保持0.1ms的持续供电能力。
[0015]实施例3:
在实施例1的基础上，本实施例将电源运行预警状态信号即PS_0K从引脚直接引出，经过施密特缓冲器74HC14过滤。
[0016]实施例4:
在实施例1的基础上，本实施例所述的定时器由555定时器组成，完成精确的0.1ms定时，防止0.1ms后电源供电能力下降，而出现数据的校验错误。
[0017]实施例5:
在实施例1的基础上，本实施例在内存的供电上，加入大容量的电容进行补偿，数据保存后，关闭保护flash，使内存进入reset状态，实现内存状态的可控，实现系统的内存状态稳定。
[0018]实施例6:
a)首先将电源运行预警状态即PS_0K引脚直接引出，经过施密特缓冲器74HC14过滤，对波形进行整形；
b)电源运行预警状态信号PS_0K有效后，即触发CPU、内存数据保护机制，分别使能CPU与内存数据的保护电路。同时启动保护电路定时器，当定时间为0.1ms后，保护电路发出保护完成信号，关闭保护缓存，确保数据准确；
当再次上电时，CPU数据、内存数据从EEPROM、flash中依次恢复，实现数据的无缝融合，实现数据的自动保存。
【权利要求】
1.一种基于掉电保护的CPU及内存数据自动保存设计方法，其特征在于:包括步骤如下: ①将电源运行预警状态信号ps_ok从引脚直接引出，经过过滤，对波形进行整形，去除杂波影响，该信号为前置信号，当电源的各个电压出现故障前的0.1ms前发出； ②电源运行预警状态信号PS_OK有效后，触发CPU、内存数据保护机制，分别启动CPU与内存数据的保护电路，同时电源运行预警状态信号PS_0K有效后，启动保护电路定时器，当定时间为0.1ms后，保护电路发出保护完成信号，关闭保护缓存，确保数据准确； ③触发CPU数据保护机制，在0.1ms时间内，CPU把缓存中数据、寄存器的设置值依次存入外置的EEPROM中，同时收到保护电路发出保护完成信号，关闭保护缓存，使CPU进入reset状态，实现CPU状态的可控； ④触发内存数据保护机制，在0.1ms时间内，内存控制器把内存缓存中数据值依次存入外置的大容量flash中，同时收到保护电路发出保护完成信号，关闭保护flash，使内存进入reset状态，实现内存状态的可控； ⑤当再次上电时，CPU数据、内存数据从EEPR0M、flash中依次恢复，实现数据的无缝融合，实现数据的自动保存。
2.根据权利要求1所述的一种基于掉电保护的CPU及内存数据自动保存设计方法，其特征在于:所述步骤S中为了实现将电源运行预警状态PS_0K前置，当电源的各个电压出现故障前的0.1ms前发出，在电 源的各个电压输出端加入三个470U的储能电容，保持0.1ms的持续供电能力。
3.根据权利要求1所述的一种基于掉电保护的CPU及内存数据自动保存设计方法，其特征在于:所述步骤.?中应用施密特缓冲器74HC14将电源运行预警状态信号过滤。
4.根据权利要求1所述的一种基于掉电保护的CPU及内存数据自动保存设计方法，其特征在于:所述步骤+S.中定时器由555定时器组成,完成精确的0.1ms定时，防止0.1ms后电源供电能力下降，而出现数据的校验错误。
5.根据权利要求1-5任一所述的一种基于掉电保护的CPU及内存数据自动保存设计方法，其特征在于:在内存的供电上，加入大容量的电容进行补偿。
【文档编号】G06F12/16GK103514115SQ201310494912
【公开日】2014年1月15日 申请日期:2013年10月22日 优先权日:2013年10月22日
【发明者】刘涛 申请人:浪潮电子信息产业股份有限公司