一种可计数的数字输入模块的制作方法
【专利摘要】本实用新型公开了一种可计数的数字输入模块，它包括数字输入板，在数字输入板上设置有记数电路，记数电路通过地址总线和数据总线与可编程逻辑器件相连。本实用新型将记数电路设置数字输入板上，使数字输入板具有实时的炮弹击发记数功能，这不仅解决了现有技术存在的无法对炮弹击发数目进行记数的问题，而且本实用新型实用性强，结构简单，便于推广。
【专利说明】一种可计数的数字输入模块
【技术领域】
[0001]本实用新型涉及一种可计数的数字输入模块。
【背景技术】
[0002]我国目前舰炮系统的逻辑控制系统多采用加固机、PC/104、PLC、嵌入式板卡等形式，加固机、PC/104、PLC、嵌入式板卡米用输入模块或者输入输出混合模块,但是输入模块仅仅具有输入信号的功能，没有记数功能，故，现有的舰炮控制系统无法对炮弹击发数目进行记数。
实用新型内容
[0003]本实用新型的目的就在于提供一种可计数的数字输入模块，以解决背景无法对炮弹击发数目进行记数的问题。
[0004]为实现上述目的，本实用新型采用以下技术方案:
[0005]本实用新型包括数字输入板，在数字输入板上设置有记数电路，记数电路通过地址总线和数据总线与可编程逻辑器件相连。
[0006]本实用新型还包括光电隔离器和与光电隔离器相连的数据缓冲器，记数电路与光电隔离器相连，数据缓冲器与可编程逻辑器件相连。
[0007]所述记数电路包括计数器，计数器通过数据缓冲器与可编程逻辑器件相连。
[0008]所述计数器与三路定时器相连，三路定时器包括定时器1、定时器II和定时器III，定时器I的输入端与外部时钟相连，定时器I的输出端与定时器II的时钟端的输入端相连，定时器II的输出端和和门控端均与可编程逻辑器件相连，定时器II的门控端与定时器III的时钟端的输入端相连。
[0009]所述计数器为加法计数器。
[0010]所述数据缓冲器为四总线缓冲器。
[0011]所述四总线缓冲器为74LV126D四总线缓冲器。
[0012]所述数据缓冲器为八总线缓冲器。
[0013]与现有技术相比，本实用新型将记数电路设置数字输入板上，使数字输入板具有实时的炮弹击发记数功能，这不仅解决了现有技术存在的无法对炮弹击发数目进行记数的问题，而且本实用新型实用性强，结构简单，便于推广。
【专利附图】
【附图说明】
[0014]图1是本实用新型的输入原理图。
[0015]图2是本实用新型中记数电路的原理图。
【具体实施方式】
[0016]本实用新型包括数字输入板，在数字输入板上设置有记数电路，记数电路通过地址总线和数据总线与可编程逻辑器件相连，可编程逻辑器件为CPLD复杂可编程逻辑器件。
[0017]作为本实用新型的改进:本实用新型还包括光电隔离器和与光电隔离器相连的数据缓冲器，记数电路与光电隔离器相连，数据缓冲器与可编程逻辑器件相连；根据实际情况的需要，数据缓冲器可为74LV126D四总线缓冲器，也可为八总线缓冲器；光电隔离器的设置可有效屏蔽干扰源，将获取的有效信息传递给数据缓冲器。
[0018]记数电路包括计数器，计数器通过数据缓冲器与可编程逻辑器件相连；计数器与三路定时器相连，三路定时器包括定时器1、定时器II和定时器III，定时器I的输入端与外部时钟相连，定时器I的输出端与定时器II的时钟端的输入端相连，定时器II的输出端和和门控端均与可编程逻辑器件相连，定时器II的门控端与定时器III的时钟端的输入端相连；计数器为加法计数器。
[0019]本实用新型采用可编程逻辑器件作为控制核心来接收处理地址信号和控制信号，数据缓冲器的片选信号控制数据加载到数据总线，通过可编程逻辑器件调节输入限流电阻，可采集多种电压信号，电压信号通过光电隔离器将信息传递给数据缓冲器，输入原理图见图1，计数器配置有3路定时器，第I路用于外部时钟的分频，分频后的频率与火炮击发频率相当；第2路用于脉冲滤波，将I路的输出连接到2路的时钟端，输出端与外部击发脉冲信号做“与”处理，“与”的输出连接2路的门控信号；第3路用于记数，记录“与”输出脉冲的个数，记数电路的原理图见图2。
【权利要求】
1.一种可计数的数字输入模块，其特征在于:它包括数字输入板，在数字输入板上设置有记数电路，记数电路通过地址总线和数据总线与可编程逻辑器件相连。
2.根据权利要求1所述的可计数的数字输入模块，其特征在于:它还包括光电隔离器和与光电隔离器相连的数据缓冲器，记数电路与光电隔离器相连，数据缓冲器与可编程逻辑器件相连。
3.根据权利要求2所述的可计数的数字输入模块，其特征在于:所述记数电路包括计数器，计数器通过数据缓冲器与可编程逻辑器件相连。
4.根据权利要求3所述的可计数的数字输入模块，其特征在于:所述计数器与三路定时器相连，三路定时器包括定时器1、定时器II和定时器III，定时器I的输入端与外部时钟相连，定时器I的输出端与定时器II的时钟端的输入端相连，定时器II的输出端和和门控端均与可编程逻辑器件相连，定时器II的门控端与定时器III的时钟端的输入端相连。
5.根据权利要求3?4任一所述的可计数的数字输入模块，其特征在于:所述计数器为加法计数器。
6.根据权利要求2所述的可计数的数字输入模块，其特征在于:所述数据缓冲器为四总线缓冲器。
7.根据权利要求6所述的可计数的数字输入模块，其特征在于:所述四总线缓冲器为74LV126D四总线缓冲器。
8.根据权利要求2所述的可计数的数字输入模块，其特征在于:所述数据缓冲器为八总线缓冲器。
【文档编号】G06M1/272GK203661029SQ201320886307
【公开日】2014年6月18日 申请日期:2013年12月31日 优先权日:2013年12月31日
【发明者】王占强, 宋辉, 于晓宁, 赵兰玉 申请人:中国船舶重工集团公司第七一三研究所