用于粗粒度可重构系统的外存访问接口及其访问方法
【专利摘要】本发明公开了一种用于粗粒度可重构系统的外存访问接口及其访问方法，所述接口包括访问请求输入接口单元、第一级仲裁模块、第二级仲裁模块、控制允许信号输出接口单元、访问请求解析模块以及访问请求输出接口单元；所述访问方法通过第一级仲裁模块的打包、优先级设置及优先级重置，以及第二级仲裁模块的优先级仲裁及处理，完成了外存访问。所述外存访问接口及访问方法不仅提高粗粒度可重构系统计算阵列访问外部存储器的效率，也避免了多个计算阵列同时对外部数据因访问权严重不平衡而导致的系统阻塞。
【专利说明】用于粗粒度可重构系统的外存访问接口及其访问方法
【技术领域】
[0001 ] 本发明涉及一种用于粗粒度可重构系统的外存访问接口及其访问方法。
【背景技术】
[0002]目前，可重构技术的出现大大改变了传统的嵌入式设计的方法，可重构计算作为一种新型时空域的计算模式，在嵌入式和高性能的计算领域具有广泛地应用前景，已经成为当前嵌入式系统发展的趋势。
[0003]近年来，可重构计算已经广泛地应用于各类工程应用领域中，主要包括:视频图像处理、数字信号处理、无线通信、数据加密等。随着各类软件应用的要求越来越高，相应的，对可重构系统的性能要求也越来越高。为了满足越来越高的性能要求，可重构系统的阵列规模也趋于扩大。
[0004]在一般的嵌入式系统中，经常采用基于SDRAM (同步动态随机存储器)的外部存储器。本质上，SDRAM结构的存储芯片并不能称为随机访问设备，因为它的三维组织结构(存储块、行、列)使得内部不同存储单元的访问时间也不同。这主要是由预充电和激活延迟造成的。对数据读取要在敏感放大器中进行，将要读取的数据所在的一个整行，存放在敏感放大器的过程称为行激活。每个存储块只有一个敏感放大器，也就是只能有一行数据处于被激活状态。对其他行数据读取时，需要进行行预充电，将敏感放大器的内容写回到存储体中，再激活需要读取的行数据。因此，SDRAM芯片进行访问时，外存访问接口必须根据当前操作地址对应存储块的状态来发出不同的命令:如果该存储块中没有行处于激活状态，则首先激活当前操作地址对应的行；然后对当前操作地址对应的列进行读写操作；如果该存储块中有行处于激活状态(每个存储块只可能有一个行激活)，则如果已经激活的行就是当前操作地址对应的行，则对当前操作地址对应的列进行操作；如果已经激活的行不是当前操作地址对应的行，则对该存储块进行预充电，将已经激活的行关闭；接下来激活当前操作地址对应的行；最后对当前操作地址对应的列进行操作。
[0005]由此可见，SDRAM的这种行列组织特性使得访问不同行的存储单元时，由于需要进行预充电和激活的换行操作，造成了存储单元访问时间不同，换行过程带来的延时可能是读取时间的几倍至几十倍，其延时会导致性能的降低。因此，在可重构系统中，对于SDRAM结构的外存，一次新的读取访存操作总是存在一个最小的延迟X周期，X由可重构系统的外部存储器自身属性以及系统访存的时钟频率而定。
[0006]随着可重构系统规模的扩大，在同一个可重构系统中可能存在多个计算阵列，每个计算阵列都可能会对外部存储器进行访问。当有多个计算阵列同时对外部存储器发出访问请求时，就需要外存接口对这些访问请求进行仲裁决定访问权。传统设计中经常采用固定优先级的仲裁机制，但这种仲裁机制存在缺陷，比如当系统执行每种算法时，需要计算阵列I和计算阵列2对外部存储器进行大量访问，假设计算阵列I的优先级高于计算阵列2，那么计算阵列2的数据访问会被计算阵列I的数据访问阻止，造成两个计算阵列对外部数据的访问权严重不平衡，从而最终导致整个系统的计算过程被阻塞。
【发明内容】
[0007]本发明的目的是针对现有技术的不足而提供一种用于粗粒度可重构系统的外存访问接口及其访问方法，不仅提高粗粒度可重构系统计算阵列访问外部存储器的效率，同时避免多个计算阵列同时对外部存储器访问时因访问权严重不平衡而导致的系统阻塞。
[0008]为了实现发明目的，本发明公开了一种用于粗粒度可重构系统的外存访问接口，所述接口包括访问请求输入接口单元、第一级仲裁模块、第二级仲裁模块、控制允许信号输出接口单元、访问请求解析模块以及访问请求输出接口单元；所述访问请求输入接口单元用于接收粗粒度可重构系统的外存访问请求；所述第一级仲裁模块用于将访问请求输入接口单元的外存访问请求两两分包并为每个访问请求包分配优先级；所述第二级仲裁模块用于仲裁访问请求包内的两个输入请求，并且控制输入请求的预读取；所述控制允许信号输出接口单元用于输出控制允许信号；所述访问请求解析模块用于解析访问请求；所述访问请求输出接口单元用于输出已经解析的访问请求。
[0009]作为优选，为了对不同的外存访问需求进行合理的处理，尽可能提高所述外存访问接口及其访问方法的工作效率，需要通过检测访问请求个数、分包、对访问请求包分配优先级、对访问请求包的优先级进行轮换重置处理等步骤对当前的外存访问需求进行分类适配，以便于后期处理。所述第一级仲裁模块包括访问请求分包模块，访问请求包优先级控制逻辑单元，轮换优先级仲裁模块；所述访问请求分包模块用于将当前所有的访问请求随机两两分包，若剩余访问请求个数不足则将剩余的一个单独成包；所述访问请求包优先级控制逻辑单元用于随机给访问请求分包模块构造的访问请求包分配优先级，并响应优先级修改信号对访问请求包的优先级进行修改；所述轮换优先级仲裁模块用于仲裁访问请求包的优先级，将当前优先级最高的访问请求包送入第二级仲裁模块，并向访问请求包优先级控制逻辑单元返回优先级修改信号。
[0010]作为优选，为了尽可能消除访问基于SDRAM结构外存时的最小延迟，并且防止由于不同计算阵列对外部存储器的访问权严重不平衡而导致整个系统的计算过程被阻塞，所述第二级仲裁模块包括固定优先级仲裁模块，访问请求优先级查找表单元，预提交判断模块；所述固定优先级仲裁模块用于通过查询访问请求优先级查找表单元对当前第一级仲裁模块发送来的访问请求包中的访问请求进行优先级仲裁，将优先级最高的访问请求发送至访问请求解析模块；所述访问请求优先级查找表单元用于查询访问请求固有优先级；所述预提交判断模块用于控制访问请求的预提交，如果访问请求为写，则直接选通，访问请求进入下一级；如果访问请求为读取，则对其进行计数M-X，其中M为当前正在进行的数据读写访问所需周期数，X为访问基于SDRAM结构外存的最小延迟。
[0011]为了进一步实现发明目的，本发明还公开了一种访问方法，包括以下步骤:(I)若访问请求输入接口单元检测到有η个访问请求，若η=1，则转到步骤(4)，否则第一级仲裁模块将访问请求两两分包形成访问请求包，并且给访问请求包分配优先级；(2)第一级仲裁模块将最高优先级的访问请求包发送至第二级仲裁模块，同时进行优先级修改；第二级仲裁模块将优先级较高的访问请求提交至访问请求解析模块；(3)若访问请求包中还有未处理的访问请求则继续分析该访问请求；判断访问请求类型，若为读取，则等待M-X个时钟周期，其中M为当前访问剩余的周期数，X为访问基于SDRAM结构外存的最小延迟周期数，否贝IJ等待M个时钟周期，其中M为当前访问剩余的周期数；(4)将当前访问请求提交至访问请求解析模块，并判断访问请求是否全部处理完毕，若处理完毕则结束，否则回到步骤(2)。
[0012]本发明与现有技术相比，不仅可以尽量消除对外部存储器进行访问时存在的固有延时，提高粗粒度可重构系统计算阵列访问外部存储器的效率，也避免了多个计算阵列同时对外部存储器访问时因访问权严重不平衡而导致的系统阻塞，从而优化了整个系统的流水线性能。
【专利附图】
【附图说明】
[0013]图1为本发明的外存访问接口结构示意图；
[0014]图2为本发明外存访问接口的访问流程示意图。
【具体实施方式】
[0015]下面结合附图对本发明作更进一步的说明。
[0016]如图1所示，可重构计算单元通过本发明的外部访问接口与SDRAM的片外存储器连接；可重构计算单元包括了若干个可重构计算阵列。本发明的外存访问接口包括访问请求输入接口、第一仲裁模块、第二仲裁模块、控制允许信息输出接口、访问请求解析模块以及访问请求输出接口，可重构计算单元通过访问请求输入接口与外部访问接口连接，访问请求输入接口将可重构计算单元的访问请求发送至第一级仲裁模块。第一级仲裁模块包括访问请求分包模块、轮换优先级仲裁模块以及访问请求包优先级控制逻辑，访问请求分包模块将访问请求输入接口发送来的访问请求进行两两打包成访问请求包,若为访问请求的数目为奇数则剩余的一个访问请求单独成包，访问请求包优先级控制逻辑用于随机给访问请求分包模块构造的访问请求包分配优先级；轮换优先级仲裁模块将优先级最高的访问请求包发送给第二级仲裁模块并且让访问请求包优先级控制逻辑重新对访问请求包分配优先级。第二级仲裁模块包括固定优先级仲裁模块，访问请求优先级查找表单元，预提交判断模块，固定优先级仲裁模块对第一级仲裁模块发送来的访问请求包中的访问请求进行优先级仲裁并将优先级最高的访问请求发送至访问请求解析模块；预提交判断模块用于控制访问请求的预提交，如果访问请求为写，则对其进行计数M ;如果访问请求为读取，则对其进行计数M-X，其中M为当前正在进行的数据读写访问所需周期数，X为访问基于SDRAM结构外存的最小延迟。
[0017]如图2所示为本发明外存访问接口的工作流程图，首先判断是否有访问请求，若有访问请求，若访问请求的数量只有I个，则将访问请求提交至访问请求解析模块，否则将η个访问请求发送至第一级仲裁模块进行两两打包成访问请求包,若访问请求包为偶数则随机分成η/2个访问请求包，否则随机分成(η+1) /2个访问请求包，其中I个访问请求包只有一个访问请求，接着对打包好的访问请求包进行随机的优先级分配，然后选取优先级最高的访问请求包发送至第二级仲裁模块并且重置访问请求包优先级，第二级仲裁模块对发送来的访问请求包进行数量检测,若为I个访问请求则直接将其提交至访问请求解析模块，否则将优先级高的访问请求提交至访问请求解析模块并且分析剩余访问请求的读写类型，若访问请求类型为读则等待M-X个时钟周期，其中M为当前访问剩余的周期数，X为访问基于SDRAM结构外存的最小延迟周期数，否则等待M个时钟周期，其中M为当前访问剩余的周期数。
[0018]下面结合实施例对本发明作更进一步的说明。
[0019]本实施例为对H.264协议高清数字视频的解码，采用如下系统:包含8个可重构阵列的可重构计算单元、基于SDRAM的片外存储器以及本发明的外存访问接口 ；其中，每个可重构阵列均含有8X8个可重构基本计算单元且每个可重构基本计算单元可以支持单周期的16位算术操作和逻辑操作；基于SDRAM的片外存储器选用了嵌入式外部存储器DDRSDRAM,支持64bit的数据访问位宽,一次新的读取访问所需的最小延迟为6个周期。在此系统基础上，将本发明的外存访问接口与传统接口进行实验后，实验结果表明，平均每解码一个宏块所耗周期数，采用传统接口时为1533周期，采用本发明的外存访问接口时为1147周期，对外存的访问速度提升了 25.1%，可见外存访问效率提高了 1.25倍以上。
[0020]以上详细描述了本发明的优选实施方式，但是，本发明并不限于上述实施方式中的具体细节，在本发明的技术构思范围内，可以对本发明的技术方案进行多种等同变换，这些等同变换均属于本发明的保护范围。
[0021]另外需要说明的是，在上述【具体实施方式】中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合。为了避免不必要的重复，本发明对各种可能的组合方式不再另行说明。
【权利要求】
1.一种用于粗粒度可重构系统的外存访问接口，其包括: 访问请求输入接口单元，用于接收所述粗粒度可重构系统的外存访问请求； 第一级仲裁模块，用于将所述访问请求输入接口单元的所述外存访问请求两两分包形成访问请求包,并为所述每个访问请求包分配优先级； 第二级仲裁模块，用于仲裁所述访问请求包内的两个输入请求，并且控制所述输入请求的预读取； 控制允许信号输出接口单元，用于输出控制允许信号； 访问请求解析模块，用于解析访问请求； 访问请求输出接口单元，用于输出所述解析访问请求。
2.如权利要求1所述的一种用于粗粒度可重构系统的外存访问接口，其中，所述第一级仲裁模块包括: 访问请求分包模块，用于将当前所有的访问请求随机两两分包，若剩余访问请求个数不足，则将剩余的一个单独成包； 访问请求包优先级控制逻辑单元，用于随机给访问请求分包模块构造的访问请求包分配优先级，并响应优先级修改信号对访问请求包的优先级进行修改； 轮换优先级仲裁模块，用于仲裁访问请求包的优先级，将当前优先级最高的访问请求包送入第二级仲裁模块，并向访问请求包优先级控制逻辑单元返回优先级修改信号。
3.如权利要求1所述的一种用于粗粒度可重构系统的外存访问接口，其中，所述第二级仲裁模块包括: 固定优先级仲裁模块，用于通过查询访问请求优先级查找表单元对当前第一级仲裁模块发送来的访问请求包中的访问请求进行优先级仲裁，将优先级最高的访问请求发送至访问请求解析模块； 访问请求优先级查找表单元，用于查询访问请求固有优先级； 预提交判断模块，用于控制访问请求的预提交，如果访问请求为写入，则直接选通，访问请求进入下一级；如果访问请求为读取，则对其进行计数M-X，其中M为当前正在进行的数据读写访问所需周期数，X为访问基于SDRAM结构外存的最小延迟。
4.一种基于权利要求1所述外存访问接口的访问方法，其特征在于，包括以下步骤: (1)若访问请求输入接口单元检测到有η个访问请求,若η=1,则转到步骤(4),否则第一级仲裁模块将访问请求两两分包形成访问请求包,并且给访问请求包分配优先级； (2)第一级仲裁模块将最高优先级的访问请求包发送至第二级仲裁模块，同时进行优先级修改；第二级仲裁模块将优先级较高的访问请求提交至访问请求解析模块； (3)若访问请求包中还有未处理的访问请求则继续分析该访问请求；判断访问请求类型，若为读取，则等待M-X个时钟周期，其中M为当前访问剩余的周期数，X为访问基于SDRAM结构外存的最小延迟周期数，否则等待M个时钟周期，其中M为当前访问剩余的周期数； (4)将当前访问请求提交至访问请求解析模块，并判断访问请求是否全部处理完毕，若处理完毕则结束，否则回到步骤(2)。
【文档编号】G06F13/18GK103914413SQ201410157386
【公开日】2014年7月9日 申请日期:2014年4月18日 优先权日:2014年4月18日
【发明者】刘波, 杜月, 曹鹏, 张亚, 刘炎, 朱婉瑜, 王超 申请人:东南大学