一种利用已有VerilogBFM构造UVM验证组件的方法
一种利用已有Verilog BFM构造UVM验证组件的方法
【专利摘要】本发明公开一种利用已有Verilog BFM构造UVM验证组件的方法，属于计算机构造验证领域，对已有的Verilog BFM改造；将改造后的Verilog BFM集成到UVM验证环境中；本发明不用对之前的总线模型做太多修改，就使其能在新的UVM环境中得到使用，有效利用了现有资源，修改最少的代码，节省最多的时间，极大缩短验证周期，避免验证平台本身产生的错误影响验证进度。
【专利说明】一种利用已有Ver i I og BFM构造 UVM验证组件的方法
【技术领域】
[0001] 本发明公开一种构造 UVM验证组件的方法，属于计算机构造验证领域，具体地说 是一种利用已有Verilog BFM构造 UVM验证组件的方法。
【背景技术】
[0002] Verilog是一种广泛应用于FPGA以及数字ASIC设计的硬件描述语言，使用它描 述数字逻辑电路，同时使用它描述电路的外围设备来构建仿真平台。早期的总线功能模型 BFM (bus functional model)是工程师用Verilog等硬件描述语言构建的电路外围设备的 模型，来产生各种激励来驱动所设计的电路的模型，并检测电路的输出，来判断电路的功能 是否符合预期。
[0003] 随着数字电路技术的发展，传统的Verilog语言已经不能满足构建总线功能模型 BFM进行数字电路验证的需要，新的验证语言开始出现。现在最广泛使用的SystemVerilog 语言在原有Verilog语言的基础上，增加了约束随机激励，功能覆盖率检查，面向对象编 程，断言等属性，能够更好的满足复杂电路验证的需求。UVM是芯片验证业界最新研发的一 种验证方法学。UVM提供基于SystemVerilog语言开发的一套库函数，通过调用库可以省去 从零开始开发验证环境的麻烦。如果想从之前的面向数字逻辑的Verilog语言到具有面向 对象属性的SystemVerilog的迀移，从基于Verilog的验证环境迀移到UVM验证环境，这并 不简单，UVM环境中复用之前的Verilog总线功能模型BFM是关键一步。为了实现这种复 用，本发明提供一种利用已有Verilog BFM构造 UVM验证组件的方法，不用对之前的总线模 型做太多修改，就使其能在新的UVM环境中得到使用，有效利用了现有资源，修改最少的代 码，节省最多的时间，极大缩短验证周期，避免验证平台本身产生的错误影响验证进度。
【发明内容】
[0004] 本发明针对现有技术存在的不足和问题，为解决从基于Verilog的验证环境迀移 到UVM验证环境时，UVM环境中复用之前的Verilog总线功能模型BFM的难题，提供一种利 用已有Verilog BFM构造 UVM验证组件的方法。
[0005] 提出的具体方案是： 一种利用已有Verilog BFM构造 UVM验证组件的方法，具体步骤为： 对已有的Verilog BFM改造：选择协议中的driver，根据driver在协议中的数据发送 情况，在Verilog BFM中加入数据包信息的信号以及发送开始结束信号； 在Verilog module的端口列表中把数据包信息的信号封在一个interface中，然后通 过这个interface跟Verilog BFM连接，根据interface进入的数据包信息来驱动发送信 号； 将改造后的Verilog BFM集成到UVM验证环境中：创建一个uvm_driver，在它的run_ phase中，将从sequece_item中得到的随机化的数据包信息，不断发送给虚拟接口，uvm_ driver起到连接UVM环境与Verilog BFM的桥梁作用，无实际工作； 验证环境顶层例化uvm_driver与Verilog BFM之间的接口，并通过uvm_conf ig_db把 它传递给driver中的虚拟接口，完成改造后的Verilog BFM集成到UVM验证环境。
[0006] 所述的选择协议中的driver，选择的是rapidio协议中的driver，所述的数据包 信息按照rapidio协议进行串行发送。
[0007] 所述的数据包信息信号包括数据包的类型，长度，源器件号码，目的器件号码，数 据负载。
[0008] 所述的数据负载的长度是不固定的，使用队列来存储数据负载的长度信息。
[0009] 本发明的有益之处是：本发明通过对现有的Verilog BFM进行改造，并连接到UVM 平台中，有效利用了现有资源，修改最少的代码，节省最多的时间，极大缩短验证周期，避免 验证平台本身产生的错误影响验证进度。
【专利附图】
【附图说明】
[0010] 图1是基于Verilog实现的验证环境的基本结构示意图； 图2是标准UVM验证环境的结构示意图； 图3是uvm_driver与Verilog BFM连接的框架示意图。
【具体实施方式】
[0011] 下面结合【专利附图】
【附图说明】。
[0012] 如图1，中间是被测电路的逻辑描述，左边是激励产生的总线模型BFM，右边是响 应检测的总线模型BFM。无论是激励产生或者响应检测模型，一般都封装在Verilog的 module中，在module中通过fuction或者task来产生各种激励或者收集各种响应，来模拟 被测电路的外部设备。三部分在顶层中被例化，并且相互连接。示例程序为：
【权利要求】
1. 一种利用已有Verilog BFM构造UVM验证组件的方法，其特征是具体步骤为： 对已有的Verilog BFM改造；选择协议中的化iver，根据化iver在协议中的数据发送 情况，在Verilog BFM中加入数据包信息的信号W及发送开始结束信号； 在Verilog mo化le的端口列表中把数据包信息的信号封在一个inte计ace中，然后通 过该个inte计ace跟Verilog BFM连接，根据inte计ace进入的数据包信息来驱动发送信 号； 将改造后的Verilog BFM集成到UVM验证环境中；创建一个uvm_^iver，在它的run_ phase中，将从sequece_item中得到的随机化的数据包信息，不断发送给虚拟接口，uvm_ 化iver起到连接UVM环境与Verilog BFM的桥梁作用，无实际工作； 验证环境顶层例化uvm_^iver与Verilog BFM之间的接口，并通过uvm_conf ig_化把 它传递给化iver中的虚拟接口，完成改造后的Verilog BFM集成到UVM验证环境。
2. 根据权利要求1所述的一种利用已有Verilog BFM构造UVM验证组件的方法，其特 征是所述的选择协议中的化iver，选择的是rapidio协议中的化iver，所述的数据包信息 按照rapidio协议进行串行发送。
3. 根据权利要求2所述的一种利用已有Verilog BFM构造UVM验证组件的方法，其特 征是所述的数据包信息信号包括数据包的类型，长度，源器件号码，目的器件号码，数据负 载。
4. 根据权利要求3所述的一种利用已有Verilog BFM构造UVM验证组件的方法，其特 征是所述的数据负载的长度是不固定的，使用队列来存储数据负载的长度信息。
【文档编号】G06F11/26GK104461812SQ201410790038
【公开日】2015年3月25日 申请日期:2014年12月18日 优先权日:2014年12月18日
【发明者】耿介, 于治楼, 毕研山 申请人:浪潮集团有限公司
【专利摘要】本发明公开一种利用已有Verilog BFM构造UVM验证组件的方法，属于计算机构造验证领域，对已有的Verilog BFM改造；将改造后的Verilog BFM集成到UVM验证环境中；本发明不用对之前的总线模型做太多修改，就使其能在新的UVM环境中得到使用，有效利用了现有资源，修改最少的代码，节省最多的时间，极大缩短验证周期，避免验证平台本身产生的错误影响验证进度。
【专利说明】一种利用已有Ver i I og BFM构造 UVM验证组件的方法
【技术领域】
[0001] 本发明公开一种构造 UVM验证组件的方法，属于计算机构造验证领域，具体地说 是一种利用已有Verilog BFM构造 UVM验证组件的方法。
【背景技术】
[0002] Verilog是一种广泛应用于FPGA以及数字ASIC设计的硬件描述语言，使用它描 述数字逻辑电路，同时使用它描述电路的外围设备来构建仿真平台。早期的总线功能模型 BFM (bus functional model)是工程师用Verilog等硬件描述语言构建的电路外围设备的 模型，来产生各种激励来驱动所设计的电路的模型，并检测电路的输出，来判断电路的功能 是否符合预期。
[0003] 随着数字电路技术的发展，传统的Verilog语言已经不能满足构建总线功能模型 BFM进行数字电路验证的需要，新的验证语言开始出现。现在最广泛使用的SystemVerilog 语言在原有Verilog语言的基础上，增加了约束随机激励，功能覆盖率检查，面向对象编 程，断言等属性，能够更好的满足复杂电路验证的需求。UVM是芯片验证业界最新研发的一 种验证方法学。UVM提供基于SystemVerilog语言开发的一套库函数，通过调用库可以省去 从零开始开发验证环境的麻烦。如果想从之前的面向数字逻辑的Verilog语言到具有面向 对象属性的SystemVerilog的迀移，从基于Verilog的验证环境迀移到UVM验证环境，这并 不简单，UVM环境中复用之前的Verilog总线功能模型BFM是关键一步。为了实现这种复 用，本发明提供一种利用已有Verilog BFM构造 UVM验证组件的方法，不用对之前的总线模 型做太多修改，就使其能在新的UVM环境中得到使用，有效利用了现有资源，修改最少的代 码，节省最多的时间，极大缩短验证周期，避免验证平台本身产生的错误影响验证进度。
【发明内容】
[0004] 本发明针对现有技术存在的不足和问题，为解决从基于Verilog的验证环境迀移 到UVM验证环境时，UVM环境中复用之前的Verilog总线功能模型BFM的难题，提供一种利 用已有Verilog BFM构造 UVM验证组件的方法。
[0005] 提出的具体方案是： 一种利用已有Verilog BFM构造 UVM验证组件的方法，具体步骤为： 对已有的Verilog BFM改造：选择协议中的driver，根据driver在协议中的数据发送 情况，在Verilog BFM中加入数据包信息的信号以及发送开始结束信号； 在Verilog module的端口列表中把数据包信息的信号封在一个interface中，然后通 过这个interface跟Verilog BFM连接，根据interface进入的数据包信息来驱动发送信 号； 将改造后的Verilog BFM集成到UVM验证环境中：创建一个uvm_driver，在它的run_ phase中，将从sequece_item中得到的随机化的数据包信息，不断发送给虚拟接口，uvm_ driver起到连接UVM环境与Verilog BFM的桥梁作用，无实际工作； 验证环境顶层例化uvm_driver与Verilog BFM之间的接口，并通过uvm_conf ig_db把 它传递给driver中的虚拟接口，完成改造后的Verilog BFM集成到UVM验证环境。
[0006] 所述的选择协议中的driver，选择的是rapidio协议中的driver，所述的数据包 信息按照rapidio协议进行串行发送。
[0007] 所述的数据包信息信号包括数据包的类型，长度，源器件号码，目的器件号码，数 据负载。
[0008] 所述的数据负载的长度是不固定的，使用队列来存储数据负载的长度信息。
[0009] 本发明的有益之处是：本发明通过对现有的Verilog BFM进行改造，并连接到UVM 平台中，有效利用了现有资源，修改最少的代码，节省最多的时间，极大缩短验证周期，避免 验证平台本身产生的错误影响验证进度。
【专利附图】
【附图说明】
[0010] 图1是基于Verilog实现的验证环境的基本结构示意图； 图2是标准UVM验证环境的结构示意图； 图3是uvm_driver与Verilog BFM连接的框架示意图。
【具体实施方式】
[0011] 下面结合【专利附图】
【附图说明】。
[0012] 如图1，中间是被测电路的逻辑描述，左边是激励产生的总线模型BFM，右边是响 应检测的总线模型BFM。无论是激励产生或者响应检测模型，一般都封装在Verilog的 module中，在module中通过fuction或者task来产生各种激励或者收集各种响应，来模拟 被测电路的外部设备。三部分在顶层中被例化，并且相互连接。示例程序为：
【权利要求】
1. 一种利用已有Verilog BFM构造UVM验证组件的方法，其特征是具体步骤为： 对已有的Verilog BFM改造；选择协议中的化iver，根据化iver在协议中的数据发送 情况，在Verilog BFM中加入数据包信息的信号W及发送开始结束信号； 在Verilog mo化le的端口列表中把数据包信息的信号封在一个inte计ace中，然后通 过该个inte计ace跟Verilog BFM连接，根据inte计ace进入的数据包信息来驱动发送信 号； 将改造后的Verilog BFM集成到UVM验证环境中；创建一个uvm_^iver，在它的run_ phase中，将从sequece_item中得到的随机化的数据包信息，不断发送给虚拟接口，uvm_ 化iver起到连接UVM环境与Verilog BFM的桥梁作用，无实际工作； 验证环境顶层例化uvm_^iver与Verilog BFM之间的接口，并通过uvm_conf ig_化把 它传递给化iver中的虚拟接口，完成改造后的Verilog BFM集成到UVM验证环境。
2. 根据权利要求1所述的一种利用已有Verilog BFM构造UVM验证组件的方法，其特 征是所述的选择协议中的化iver，选择的是rapidio协议中的化iver，所述的数据包信息 按照rapidio协议进行串行发送。
3. 根据权利要求2所述的一种利用已有Verilog BFM构造UVM验证组件的方法，其特 征是所述的数据包信息信号包括数据包的类型，长度，源器件号码，目的器件号码，数据负 载。
4. 根据权利要求3所述的一种利用已有Verilog BFM构造UVM验证组件的方法，其特 征是所述的数据负载的长度是不固定的，使用队列来存储数据负载的长度信息。
【文档编号】G06F11/26GK104461812SQ201410790038
【公开日】2015年3月25日 申请日期:2014年12月18日 优先权日:2014年12月18日
【发明者】耿介, 于治楼, 毕研山 申请人:浪潮集团有限公司
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