一种基于dsp和cpld开发的多路arinc429数据收发电路结构的制作方法
【专利摘要】本实用新型公开了一种基于DSP和CPLD开发的多路ARINC429数据收发电路结构，包括DSP电路、多组ARINC429总线收发芯片电路、由CPLD编程实现的辅助控制电路，其中ARINC429总线收发芯片的数据端与DSP连接，控制端与CPLD连接，DSP电路向由CPLD芯片编程实现的寄存器电路发送控制指令来实现对多组ARINC429总线收发芯片的控制，并通过在DSP芯片中的软件编程实现ARINC429数据的接收解码和发送编码。本实用新型可以将多路ARINC429数据通过DSP芯片数据总线实时读取和发送，避免数据冲突、丢失和误码，实现对数据的高速处理。
【专利说明】—种基于DSP和CPLD开发的多路ARINC429数据收发电路
结构
【技术领域】
[0001]本实用新型涉及ARINC429数据收发电路的【技术领域】，具体涉及一种基于DSP和CPLD开发的多路ARINC429数据收发电路结构。
【背景技术】
[0002]目前，公知的基于DSP和FPGA的ARINC429数据收发电路由DSP电路、FPGA电路和ARINC429总线收发芯片电路构成，进行多路数据接收时，多采用FPGA算法例化的办法，虽然该设计具有多通道的收发能力，但是多路通道同一时刻接收ARINC429数据容易出现数据冲突、丢失和误码。而公知的基于DSP和CPLD的多路ARINC429接收电路占用DSP的过多外部中断，使得DSP在电路功能上极为受限，并且当多路数据同一时刻收发时容易出现通讯冲突，使得在DSP处理数据过程中，容易出现多路ARINC429数据的接收丢失。
实用新型内容
[0003]本实用新型旨在克服现有技术中的不足，提供一种基于DSP和CPLD开发的多路ARINC429数据收发电路结构，该数据收发电路结构不仅能应用DSP芯片的数据总线直接读写多组ARINC429总线收 发芯片的数据端，利用CPLD (复杂可编程逻辑器件)编程实现的寄存器电路控制时序及逻辑关系，并且整合了多组ARINC429总线收发芯片的多个外部中断信号，大大节省了对DSP外部中断资源的使用，有效避免了数据冲突、丢失和误码。
[0004]本实用新型解决上述技术问题所采用的技术方案是:一种基于DSP和CPLD开发的多路ARINC429数据收发电路结构，包括DSP电路，多组ARINC429总线收发芯片电路，还包括由CPLD芯片编程实现的寄存器电路；
[0005]所述DSP电路的数据总线XDO~XD15通过电平匹配电路与所述多组ARINC429总线收发芯片电路的数据总线BDOO~BD15连接，所述DSP电路的控制指令端D429_A0~D429_A7、控制指令完成激励端D429_ARDY、数据发送状态端D429_TX/R、数据发送使能端D429_ENTX、综合接收中断端口 D429_RINT、接收通道编码地址端D429_RINTA0~D429_RINTA3与所述由CPLD芯片编程实现的寄存器电路的控制指令端D429_A0~D429_A7、控制指令完成激励端D429_ARDY、数据发送状态端D429_TX/R、数据发送使能端D429_ENTX、综合接收中断端口 D429_RINT、接收通道编码地址端D429_RINTA0~D429_RINTA3对应连接，所述多组ARINC429总线收发芯片电路包括4组，能够同时接收8路ARINC429数据，发送4路
ARINC429数据，其中的第I组收发电路的数据接收器I接收中断端口 D/R1 ,数据接收器2接收中断端口 ?Μ、接收数据高/低16位读取选择端SEL、数据接收器I使能端"ΕN1、数据接收器2使能端"ΕΜ"、发送数据低16位写入选择端PL1、发送数据高16位写入选择端PL2"、数据发送状态端TX/R、数据发送使能端ENTX、芯片配置使能端CWSTR通过电平匹配电路与所述由CPLD芯片编程实现的寄存器电路的第I组收发电路的数据接收器I接收中断端口 C429A_RDY1、第I组收发电路的数据接收器2接收中断端口 C429A_RDY2、第I组收发电路的接收数据高/低16位读取选择端C429A_SEL、第I组收发电路的数据接收器I使能端C429A_EN1、第I组收发电路的数据接收器2使能端C429A_EN2、第I组收发电路的发送数据低16位写入选择端C429A_PL1、第I组收发电路的发送数据高16位写入选择端C429A_PL2、第I组收发电路的数据发送状态端C429A_TX/R、第I组收发电路的数据发送使能端C429A_ENTX、第I组收发电路的芯片配置使能端C429A_CWSTR对应连接，第2组收发电
路的?/RT、D/R2、SEL、EN1、 EN2、PL1、 PL2、tx/r、entx、CWSTR端通
过电平匹配电路与所述由CPLD芯片编程实现的寄存器电路的第2组收发电路的数据接收器I接收中断端口 C429B_RDY1、第2组收发电路的数据接收器2接收中断端口 C429B_RDY2、第2组收发电路的接收数据高/低16位读取选择C429B_SEL、第2组收发电路的数据接收器I使能端C429B_EN1、第2组收发电路的数据接收器2使能端C429B_EN2、第2组收发电路的发送数据低16位写入选择端C429B_PL1、第2组收发电路的发送数据高16位写入选择端C429B_PL2、第2组收发电路的数据发送状态端C429B_TX/R、第2组收发电路的数据发送使能端C429B_ENTX、第2组收发电路的芯片配置使能端C429B_CWSTR对应连接，第3组收发电
路的?ΜΤ、DTR2, sel、ERT、EN2、PLT, Ψ?2, tx/r、entx、CWSTR端通
过电平匹配电路与所述由CPLD芯片编程实现的寄存器电路的第3组收发电路的数据接收器I接收中断端口 C429C_RDY1、第3组收发电路的数据接收器2接收中断端口 C429C_RDY2、第3组收发电路的接收数据高/低16位读取选择端C429C_SEL、第3组收发电路的数据接收器I使能端C429C_EN1、第3组收发电路的数据接收器2使能端C429C_EN2、第3组收发电路的发送数据低16位写入选择端C429C_PL1、第3组收发电路的发送数据高16位写入选择端C429C_PL2、第3组收 发电路的数据发送状态端C429C_TX/R、第3组收发电路的数据发送使能端C429C_ENTX、第3组收发电路的芯片配置使能端C429C_CWSTR对应连接，第4组收
发电路的?/RT、D/R2, sel、EN1、EN2、PU、PL2、tx/r、entx、CWSTR
端通过电平匹配电路与所述由CPLD芯片编程实现的寄存器电路的第4组收发电路的数据接收器I接收中断端口 C429D_RDY1、第4组收发电路的数据接收器2接收中断端口 C429D_RDY2、第4组收发电路的接收数据高/低16位读取选择端C429D_SEL、第4组收发电路的数据接收器I使能端C429D_EN1、第4组收发电路的数据接收器2使能端C429D_EN2、第4组收发电路的发送数据低16位写入选择端C429D_PL1、第4组收发电路的发送数据高16位写入选择端C429D_PL2、第4组收发电路的数据发送状态端C429D_TX/R、第4组收发电路的数据发送使能端C429D_ENTX、第4组收发电路的芯片配置使能端C429D_CWSTR对应连接。
[0006]其中，所述DSP电路采用的芯片是TMS320F28335。
[0007]其中，所述CPLD芯片编程实现的寄存器电路采用的芯片是EPM570。
[0008]其中，所述ARINC429总线收发芯片电路采用的芯片是HS3282和HS3182。
[0009]本实用新型的原理在于:
[0010]如图1-5所示，一种基于DSP和CPLD开发的多路ARINC429数据收发电路结构，包括DSP电路1、多组ARINC429总线收发芯片电路2、还包括由CPLD芯片编程实现的寄存器电路3 ;通过DSP电路I读写多组ARINC429总线收发芯片电路2的数据总线端，向由CPLD芯片编程实现的寄存器电路3发送控制指令来实现对多组ARINC429总线收发芯片的控制。首先由寄存器电路3配合DSP电路I通过数据总线将配置信号依次传递给多组ARINC429总线收发芯片电路2，配置完成的ARINC429总线收发芯片通过串行接口接收ARINC429数据，任意一路串行接口接收到ARINC429数据后，由CPLD芯片编程实现的寄存器电路3将D429_RINT端置“O”，以触发DSP电路I的外部中断，DSP电路I通过读取D429_RINTA0?D429RINTA3来判断ARINC429数据的具体接收通道，再通过配置D429_A0?D429_A7端的控制指令和在D429_ARDY端生成一个下降沿信号来读取相应接收通道的ARINC429数据，由于ARINC429总线收发芯片的数据总线为16位，而ARINC429数据的收发格式是32位，因此读取一路ARINC429数据，DSP电路I需连续两次操作D429_A0?D429_A7和D429_ARDY端，当前读取数据操作完成后，DSP电路I检测D429_RINT端口状态，若D429_RINT端被由CPLD芯片编程实现的寄存器电路3置“ I ”，则表明当前读取操作完成，若D429_RINT端被由CPLD芯片编程实现的寄存器电路3置“O”，则表示有多路串行接口同时接收到ARINC429数据，或在读取当前接口接收到的ARINC429数据的过程中其他路串行接口接收到其他后续ARINC429数据，此时DSP电路I再次读取D429_RINTA0?D429RINTA3来判断未读ARINC429数据的具体接收通道，并重复前述读取操作过程，并再次检测D429_RINT端口状态，直至检测到D429_RINT端口被由CPLD芯片编程实现的寄存器电路3置“ I ”。配置完成的ARINC429总线收发芯片通过串行接口发送ARINC429数据时，DSP电路I按照要所需使用的发送接口对应配置D429_A0?D429_A7端的控制指令和在D429_ARDY端生成一个下降沿信号来写入相应发送接口的ARINC429数据，由于ARINC429总线收发芯片的数据总线为16位，而ARINC429数据的收发格式是32位，因此发送一路ARINC429数据，DSP电路I需连续两次操作D429_AO?D429_A7和D429_ARDY端，之后DSP电路I检测D429_TX/R端的状态，当D429_TX/R端被置“O”后，DSP电路I将D429_ENTX端置“ I ”,然后DSP电路I再次检测D429_TX/R端的状态，当D429_TX/R端被置“ I”后，DSP电路I将D429_ENTX端置“O”。
[0011]本电路中采用的各种电路都是高速的总线读取模式，通过由CPLD芯片编程实现的寄存器电路3控制多路ARINC429数据的收发时序和逻辑关系，避免出现多路数据冲突、数据丢失和误码，并通过DSP芯片连接ARINC429总线收发芯片的复位信号，以便在数据溢出的情况下使ARINC429总线收发芯片复位，保证数据正常传输。
[0012]与现有技术相比，本实用新型的有益效果是:
[0013]1、本实用新型可以将多路ARINC429数据通过DSP芯片数据总线实时读取和发送，避免数据冲突、丢失和误码，实现对数据的高速处理。
[0014]2、本实用新型电路结构将多组ARINC429总线收发芯片的多个外部中断信号整合为一个，大大减少了 DSP电路外部中断的使用数量，在DSP外部中断资源有限的情况下使更多路ARINC429数据收发成为可能，彻底解决了多路ARINC429数据同时接受时的数据冲突，和数据处理过程中的数据丢码问题。
[0015]3、本实用新型电路结构较为简洁，避免了收发数据时的时序混乱，节省了 DSP内部的大量计算资源，布局合理、操作方便、成本低。
【专利附图】
【附图说明】
[0016]图1为本实用新型的电路结构结构图示意图；[0017]图2为本实用新型具体实施例的详细信号处理算法示意图；
[0018]图3为本实用新型具体实施例的DSP电路原理图；
[0019]图4为本实用新型具体实施例的ARINC429总线收发芯片电路原理图；
[0020]图5为本实用新型具体实施例的CPLD芯片编程实现的寄存器电路原理图；
[0021]图6为本实用新型具体实施例的ARINC429总线数据0x8025806A的发送实例波形；
[0022]图7为本实用新型具体实施例的ARINC429总线数据0x03958584的接收实例波形。
【具体实施方式】
[0023]下面结合附图和实施例对本实用新型做进一步的描述。本实用新型以接收8路ARINC429数据，发送4路ARINC429数据为例进行说明。所有括号“(发送)”及“(接收)”仅表不数据及信号方向。[0024]在图1中，各功能框图和箭头的连接方向代表了本实用新型的基本电路原理和信号控制关系，基于DSP和CPLD开发的多路ARINC429数据收发电路，包括DSP电路1，还包括多组ARINC429总线收发芯片电路2和由CPLD芯片编程实现的寄存器电路3 ；
[0025]下面结合附图2-附图4对本实用新型进一步说明。
[0026]所述DSP电路I的16位数据总线XDO~XD15通过电平匹配电路与所述多组ARINC429总线收发芯片电路2的数据总线BDOO~BD15连接；
[0027]所述DSP 电路 I 的控制输出端 D429_A0 ~D429_A7、D429_ARDY、D429_ENTX 端与所述由CPLD芯片编程实现的寄存器电路3的控制输入端D429_A0~D429_A7、D429_ARDY、D429_ENTX端对应连接；
[0028]所述由CPLD芯片编程实现的寄存器电路3的数据接收标志发送端D429_RINT、D429_RINTA0~D429_RINTA3与所述DSP电路I的数据接收标志接收端D429_RINT和D429_RINTAO ~D429_RINTA3 连接；
[0029]所述由CPLD芯片编程实现的寄存器电路3的ARINC429数据发送状态输出端D429_TX/R与所述DSP电路I的数据发送状态输入端D429_TX/R连接；
[0030]所述多组ARINC429总线收发芯片电路包括4组，其中的第I组收发电路的
读写控制端SEL、ENT, EN2, ΨιΤ, ~PL2, entx、CWSTR输入端通过电平
匹配电路后分别与寄存器电路3的读写控制输出端C429A_SEL、C429A_EN1、C429A_EN2、C429A_PL1、C429A_PL2、C429A_ENTX、C429A_CWSTR 连接，第 2 组收发电路的读写
控制端SEL、ENT, EN2, ΨιΤ、Ψ?2, entx、CWSTR;输入端通过电平匹
配电路后分别与寄存器电路3的读写控制输出端C429B_SEL、C429B_EN1、C429B_EN2、C429B_PL1、C429B_PL2、C429B_ENTX、C429B_CWSTR 连接，第 3 组收发电路的读写控制
端sel、"EKPT、EN2, Ψ?Τ, Ρ?2, entx、CWSTR输入端通过电平匹配电路后分别与寄存器电路3的读写控制输出端C429C_SEL、C429C_EN1、C429C_EN2、C429C_PLl、C429C_PL2、C429C_ENTX、C429C_CWSTR连接，第4组收发电路的读写控制端SEL、EN1、 EN2、PL1、 PL2、entx、CWSTR输入端通过电平匹配电路后分别与寄
存器电路 3 的读写控制输出端 C429D_SEL、C429D_EN1、C429D_EN2、C429D_PL1、C429D_PL2、C429D_ENTX、C429D_CWSTR 连接；
[0031]所述多组ARINC429总线收发芯片电路2中第I组收发电路的收发状态输出端UMT、U7R2, ΤΧ/R通过电平匹配电路与所述CPLD芯片编程实现的寄存器电路3的收发状态输入端C429A_RDY1、C429A_RDY2、C429A_TX/R对应连接，第2组收发电路的收发状态输出端?ΤΜ、U7R2, TX/R通过电平匹配电路与所述CPLD芯片编程实现的寄存器电路3的收发状态输入端C429B_RDY1、C429B_RDY2、C429B_TX/R对应连接，第3组收发电路的收发状态输出端?.、U7R2, TX/R通过电平匹配电路与所述CPLD芯片编程实现的寄存器电路3的收发状态输入端C429C_RDY1、C429C_RDY2、C429C_TX/R对应连接，第4组收发电路的收发状态输出端?ΜΤ、?Τ^"、ΤΧ/Κ通过电平匹配电路与所述CPLD芯片编程实现的寄存器电路3的收发状态输入端C429D_RDY1、C429D_RDY2、C429D_TX/R对应连接。[0032]根据上述连接方式，如图2所示，DSP电路在D429_A0~D429_A7所发送的控制指令包括ARINC429总线收发芯片初始化配置指令、ARINC429总线接收数据读取指令、ARINC429总线发送数据写入指令，接收到这些一级控制指令后，由CPLD编程实现的寄存器电路通过电平匹配电路后直接操作对应ARINC429总线收发芯片的读写控制端，同时还译码出一级控制指令中所含的二级控制指令，二级控制指令将一级指令中指示对应的ARINC429总线收发芯片电路的数据发送状态端(C429A_TX/R、C429B_TX/R、C429C_TX/R或C429D_TX/R)的电平状态复制到由CPLD编程实现的寄存器电路的数据发送状态(发送)端D429_TX/R以供DSP电路检测判断，并将由CPLD编程实现的寄存器电路的数据发送使能端D429_ENTX电平状态复制到对应的ARINC429总线收发芯片的数据发送使能端(C429A_ENTX、C429B_ENTX、C429C_ENTX 或 C429D_ENTX)以实现 DSP 电路对 ARINC429 总线收发芯片电路的数据发送使能。在接收ARINC429数据时，由CPLD编程实现的寄存器电路始终将8路ARINC429总线接收通道的接收中断(接收)端口(C429A_RDY1、C429A_RDY2、C429B_RDY1、C429B_RDY2、C429C_RDY1、C429C_RDY2、C429D_RDY1、C429D_RDY2)综合为一路综合接收中断端口 D429_RINT，在中断发生时，将当前接收通道编码地址发至接收通道编码地址(发送)端D429_RINTA0~D429_RINTA3供DSP电路中断读取，若多路中断同时发生或读取数据时发生新的接收中断，则DSP电路完成当前数据读取操作后，综合接收中断端口 D429_RINT维持中断状态，并将其他未读通道的通道编码地址发至接收通道编码地址(发送)端D429_RINTAO~D429_RINTA3，以此实现整个接收电路准确、高速处理，避免数据冲突、丢失和误码。
[0033]本实用新型所述的DSP电路采用的芯片是TMS320F28335。
[0034]本实用新型所述的CPLD芯片采用EPM570。
[0035]本实用新型所述的ARINC429总线收发芯片电路采用的芯片是HS3282和HS3182。
[0036]图5为本实用新型具体实施例的CPLD芯片编程实现的寄存器电路原理图；
[0037]图6为本实用新型具体实施例的ARINC429总线数据0x8025806A的发送实例波形；该发送实例波形为本实用新型正确编码发数的示意图。[0038]图7为本实用新型具体实施例的ARINC429总线数据0x03958584的接收实例波形。该接收实例波形为本实用新型正确、无误地编码收数的示意图。
[0039]本实用新型未详细公开的部分属于本领域的公知技术。
[0040]尽管上面对本实用新型说明性的【具体实施方式】进行了描述，以便于本【技术领域】的技术人员理解本实用新型，但应该清楚，本实用新型不限于【具体实施方式】的范围，对本【技术领域】的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本实用新型的精神和范围内，这些变化是显而易见的，一切利用本实用新型构思的发明创造均在保护之列。
【权利要求】
1.一种基于DSP和CPLD开发的多路ARINC429数据收发电路结构，包括DSP电路(1)，多组ARINC429总线收发芯片电路(2)，其特征在于还包括由CPLD芯片编程实现的寄存器电路(3)； 所述DSP电路(I)的数据总线XDO~XD15通过电平匹配电路与所述多组ARINC429总线收发芯片电路(2)的数据总线BDOO~BD15连接，所述DSP电路(I)的控制指令端D429_A0~D429_A7、控制指令完成激励端D429_ARDY、数据发送状态端D429_TX/R、数据发送使能端D429_ENTX、综合接收中断端口 D429_RINT、接收通道编码地址端D429_RINTA0~D429_RINTA3与所述由CPLD芯片编程实现的寄存器电路(3)的控制指令端D429_A0~D429_A7、控制指令完成激励端D429_ARDY、数据发送状态端D429_TX/R、数据发送使能端D429_ENTX、综合接收中断端口 D429_RINT、接收通道编码地址端D429_RINTA0~D429_RINTA3对应连接，所述多组ARINC429总线收发芯片电路(2)包括4组，能够同时接收8路ARINC429数据，发送4路ARINC429数据，其中的第I组收发电路的数据接收器I接收中断端口 ?ΜΤ、数据接收器2接收中断端口 ?ΜΙ、接收数据高/低16位读取选择端SEL、数据接收器I使能端"ΕΚΡt、数据接收器2使能端"EM1、发送数据低16位写入选择端发送数据高16位写入选择端数据发送状态端TX/R、数据发送使能端ENTX、芯片配置使能端CWSTR.通过电平匹配电路与所述由CPLD芯片编程实现的寄存器电路(3)的第I组收发电路的数据接收器I接收中断端口 C429A_RDY1、第I组收发电路的数据接收器2接收中断端口 C429A _RDY2、第I组收发电路的接收数据高/低16位读取选择端C429A_SEL、第I组收发电路的数据接收器I使能端C429A_EN1、第I组收发电路的数据接收器2使能端C429A_EN2、第I组收发电路的发送数据低16位写入选择端C429A_PL1、第I组收发电路的发送数据高16位写入选择端C429A_PL2、第I组收发电路的数据发送状态端C429A_TX/R、第I组收发电路的数据发送使能端C429A_ENTX、第I组收发电路的芯片配置使能端C429A_CWSTR对应连接，第2组收发电路的?ΜΤ、WR2, SEL、ENT, EN2、Ψ?Τ, PL2, TX/R、ENTX、CWSTR端通过电平匹配电路与所述由cpld芯片编程实现的寄存器电路(3)的第2组收发电路的数据接收器I接收中断端口 C429B_RDY1、第2组收发电路的数据接收器2接收中断端口 C429B_RDY2、第2组收发电路的接收数据高/低16位读取选择C429B_SEL、第2组收发电路的数据接收器I使能端C429B_EN1、第2组收发电路的数据接收器2使能端C429B_EN2、第2组收发电路的发送数据低16位写入选择端C429B_PL1、第2组收发电路的发送数据高16位写入选择端C429B_PL2、第2组收发电路的数据发送状态端C429B_TX/R、第2组收发电路的数据发送使能端C429B_ENTX、第2组收发电路的芯片配置使能端C429B_CWSTR对应连接，第3组收发电路的?.、U7R2,SEL, ENT> ΕΝ2, PLT, PL2, tx/r、entx、CWSTR.端通过电平匹配电路与所述由CPLD芯片编程实现的寄存器电路(3)的第3组收发电路的数据接收器I接收中断端口 C429C_RDY1、第3组收发电路的数据接收器2接收中断端口 C429C_RDY2、第3组收发电路的接收数据高/低16位读取选择端C429C_SEL、第3组收发电路的数据接收器I使能端C429C_EN1、第3组收发电路的数据接收器2使能端C429C_EN2、第3组收发电路的发送数据低16位写入选择端C429C_PL1、第3组收发电路的发送数据高16位写入选择端C429C_PL2、第3组收发电路的数据发送状态端C429C_TX/R、第3组收发电路的数据发送使能端C429C_ENTX、第3组收发电路的芯片配置使能端C429C_CWSTR对应连接，第4组收发电路的?/RT, U7R2, sel、ENT, EN2 Ψ?Τ, Ψ?2, tx/r、entx、CWSTR端通过电平匹配电路与所述由CPLD芯片编程实现的寄存器电路(3)的第4组收发电路的数据接收器I接收中断端口 C429D_RDY1、第4组收发电路的数据接收器2接收中断端口 C429D_RDY2、第4组收发电路的接收数据高/低16位读取选择端C429D_SEL、第4组收发电路的数据接收器I使能端C429D_EN1、第4组收发电路的数据接收器2使能端C429D_EN2、第4组收发电路的发送数据低16位写入选择端C429D_PL1、第4组收发电路的发送数据高16位写入选择端C429D_PL2、第4组收发电路的数据发送状态端C429D_TX/R、第4组收发电路的数据发送使能端C429D_ENTX、第4组收发电路的芯片配置使能端C429D_CWSTR对应连接。
2.根据权利要求1所述的一种基于DSP和CPLD开发的多路ARINC429数据收发电路结构，其特征是:所述DSP电路(I)采用的芯片是TMS320F28335。
3.根据权利要求1所述的一种基于DSP和CPLD开发的多路ARINC429数据收发电路结构，其特征是:所述CPLD芯片编程实现的寄存器电路(3)采用的芯片是EPM570。
4.根 据权利要求1所述的一种基于DSP和CPLD开发的多路ARINC429数据收发电路结构，其特征是:所述ARINC429总线收发芯片电路(2)采用的芯片是HS3282和HS3182。
【文档编号】G06F13/38GK203746067SQ201420136421
【公开日】2014年7月30日 申请日期:2014年3月25日 优先权日:2014年3月25日
【发明者】王玮, 陈刚, 李鹏, 丁振兴 申请人:北京航空航天大学