多通道高速同步数字io系统的制作方法
【专利摘要】一种多通道高速同步数字IO系统，由一块高速同步数字IO系统单独组成，所述高速同步数字IO系统实现32通道数字IO信号同步，通过PCB设计中对信号线的等长控制以及FPGA中对信号线的约束管理实现；高速同步数字IO系统包括互相连接的电源电路、总线接口电路、FPGA电路、DDR3电路、数字IO电路、PLL电路、DDS电路及输入输出接口电路。该系统实现采样/更新率从20Hz到100MHz连续可调，多种电平信号的支持以及32mA的大电流驱动能力，同时，通过PLL（锁相环）技术实现多卡级联同步。
【专利说明】多通道高速同步数字10系统
【技术领域】
[0001]本实用新型属于电子测试测量领域，涉及虚拟仪器技术，可搭建基于计算机平台的多通道高速数字10信号测试系统，可进行高速数字信号的同步采集或产生，并支持采样/更新时钟频率的连续可调、多种电平信号的灵活设置、多系统级联同步、以及定时计数功能，用于高速信号时序分析和高精度时序信号输出场合。适用于对通道数、速度具有较高要求的数字信号测试系统，如芯片测试、协议分析、波形发生、内存测试等测试系统。
【背景技术】
[0002]目前，国内已有一些多通道数字10系统产品，但存在采样/更新率较低、采样/更新率为离散调节不支持连续可调、不能进行多系统级联同步、仅支持一种电平信号、驱动能力较低等技术问题。然而，随着科学技术的迅速发展，各个领域所用数字信号系统功能愈来愈强，复杂度愈来愈高，信号速度趋于高速化。因此，国内现有的数字10系统已经不能完全满足现在数字信号测试系统的市场需求。
【发明内容】
[0003]为了解决【背景技术】中所存在的技术问题，本实用新型提出了一种多通道高速同步数字10系统，该系统使用DDS (直接频率合成)技术实现采样/更新率从20Hz到100MHz连续可调，通过PCB设计中对信号线的等长控制以及FPGA中对信号线的约束管理实现单个系统各通道的信号同步，使用PLL (锁相环)技术实现多系统级联同步，使用自行设计的电源切换控制技术实现多种电平信号的支持，使用LVC型电平驱动器实现32mA的大电流驱动能力。
[0004]本实用新型的技术方案是:
[0005]一种多通道高速同步数字10系统，其特殊之处在于:该系统由一块高速同步数字10系统单独组成，所述高速同步数字10系统实现32通道数字10信号同步，通过PCB设计中对信号线的等长控制以及FPGA中对信号线的约束管理实现；
[0006]所述高速同步数字10系统包括互相连接的电源电路、总线接口电路、FPGA电路、DDR3电路、数字10电路、PLL电路、DDS电路及输入输出接口电路。
[0007]一种多通道高速同步数字10系统，其特殊之处在于:该系统号可以由相同的多块高速同步数字10系统进行级联组成；级联后的所有数字10通道信号同步，通过PLL (锁相环)技术实现；
[0008]所述高速同步数字10系统包括互相连接的电源电路、总线接口电路、FPGA电路、DDR3电路、数字10电路、PLL电路、DDS电路及输入输出接口电路。
[0009]上述电源电路提供12V、5V、3.3V、2.5V、1.35V和1.2V正常工作电源之外，还提供可程控切换电源电路在5V、3.3V、2.5V和1.8V四种电源之间灵活切换，用于数字10驱动电路，实现四种电平信号的支持；所述可程控切换电源电路包括DC-DC电源芯片，控制DC-DC电源输出的分压调节电阻，控制分压调节电阻的场效应管。
[0010]上述总线接口电路实现与上位机的通信，进行大容量数据的传送，包含PXI接口、PXIe 接口、PCI 接口、PCIe 接口、LXI 接口或 USB 接口。
[0011]上述FPGA电路与本地总线、DDR3存储器、数字10驱动芯片、PLL芯片及DDS芯片分别相连，用于整板的时序控制，并实现4路定时计数器功能。
[0012]上述DDR3电路实现大容量数据的高速缓存；最高工作时钟高达800MHz ；。
[0013]上述数字10电路实现32通道高速数字10，可支持5V、3.3V、2.5V和1.8V四种电平信号输入输出，4路独立可编程数字10，独立时钟输入、时钟输出接口 ；采样/更新率最高可达100MHz，每个通道的数字10方向独立可控，并可提供32mA的大电流驱动能力，通过选用LVC型的高速三态门实现，包括一片高电平使能输出的三态门和一片低电平使能输出的三态门；此外，32通道数字10分为P0和P1两组，每组数字10的采样率/更新率、触发、电平均可独立设置，可将系统作为两块16通道数字10系统进行使用。
[0014]上述PLL电路实现单一或多系统的时钟同步，进而实现数字10通道的同步；同步时钟可选择PXI/PXIe背板内部时钟或外部输入时钟，实现同步时钟的灵活选择和高精度同步；单一系统的同步精度达到± 1ns，多系统级联的同步精度达到±2ns。
[0015]上述DDS电路实现采样/更新率从20Hz到100MHz连续可调，所述DDS电路包括DDS集成芯片和环路滤波器。
[0016]上述输入输出接口电路包含32通道数字10、4路独立可编程数字10，独立时钟输入、时钟输出接口。
[0017]本实用新型的有益效果是:采样/更新率最高可达100MHz ;实现采样/更新率从20Hz到100MHz连续可调；单一系统的同步精度达到± 1ns，系统可级联实现多通道高速数字10测试系统，多系统级联的同步精度达到±2ns ;支持5V、3.3V、2.5V和1.8V四种电平信号输入输出，可提供32mA的大驱动电流能力，并且单一系统的32通道数字10分为P0和P1两组，每组数字10的采样率/更新率、触发、电平均可独立设置，可将系统作为两块16通道数字10系统进行使用，提高系统搭建的灵活性和易操作性；解决了当前高速数字信号测试系统中面临的速度、通道数、操作性、系统搭建复杂度等应用问题。
【专利附图】
【附图说明】
[0018]图1为本实用新型多通道高速同步数字10系统构建示意图；
[0019]图2为本实用新型单一高速同步数字10系统设计框图；
[0020]图3为本实用新型程控电源切换原理框图；
[0021]图4为本实用新型PLL及时钟同步原理框图；
[0022]图5为本实用新型数字10原理框图。
【具体实施方式】
[0023]参见图1，本实用新型通过将同步时钟和同步触发信号连入每一块单一的高速同步数字10系统，可以级联出通道数更多的高速同步数字10测试系统。上位机可通过PX1、PXIe、PC1、PCIe、LXI或USB总线控制所搭建的数字信号测试系统。多通道高速同步数字10系统通过连接器与被测试系统相连，进行高速数字信号的输入和输出。
[0024]参见图2，本实用新型整个系统以FPGA为控制中心，控制电源电路实现多种电源程控切换，控制DDR3进行高速数据缓存，控制PLL电路实现整个系统时钟的同步，控制DDS电路实现采样/更新率从20Hz到100MHz连续可调，控制高速三态门实现高速数字10。
[0025]参见图3，在设计中，DC-DC电路通过FPGA控制场效应管通断，进行分压电阻的控制，完成5V、3.3V、2.5V和1.8V四种不同电源的输出。上电时，2.5V控制、3.3V控制和5V控制信号输出高电平，所有场效应管处于断开状态，电阻R3、R4和R5分压电阻起作用，电路输出1.8V电压。当需要输出2.5V电压时，2.5V控制信号输出低电平，3.3V控制和5V控制信号输出高电平，场效应管1导通，场效应管2和场效应管3断开，R2同R3并联共同起作用(场效应管导通电阻为20毫欧左右，可忽略)，电路输出2.5V电源。当需要输出3.3V或5V电压时，原理同2.5V电压的输出，均为通过控制场效应管通断，使电阻进行并联形成不同类型的分压结构来完成。即使在使用过程中，某个场效应管工作失效，最大输出电源也不会大于5V，从而保证整个系统工作的安全性。
[0026]参见图4，PLL主要实现板载时基与参考时钟的同步，参考时钟可以为内部同步时钟，也可以为外部同步时钟。板载时基为40MHz的VCX0 (压控晶体振荡器)，在不选择锁相环同步的情况下，仍然可以输出时钟，这样可以保证上电时系统时钟正常启动。正常工作时，PLL完成锁相环的鉴相工作，在PLL不使能的情况下，通过电阻分压电路实现压控端工作在+1.65V，从而使VCX0工作在中心频率40MHz。VCX0输出信号通过零延迟时钟缓存芯片实现40MHz 一分四，分别作为FPGA系统工作时钟、总线工作时钟，PLL反馈时钟以及DDS参考时钟，从而保证系统所有工作时钟同相，进而保证高速数字10的同步性，参考时钟使用内部同步时钟时，单一系统的同步精度达到± 1ns，多系统级联的同步精度达到±2ns。
[0027]参见图5，每个数字10通道由FPGA控制两个高速三态门完成双向控制(即每一路数字10的方向可独立控制)，其中一个三态门为低电平使能，另一个三态门为高电平使能，这两个使能信号连接在一起，当控制信号为低时转换电路为输入，高时为输出。其中，数字10输入使用2.5V供电，以确保电平与FPGA兼容，三态门可同时支持1.8V、2.5V、3.3V和5V电平输入；数字10输出通过软件设置可选择1.8V、2.5V、3.3V和5V四种供电方式(默认配置为1.8V，避免误操作输出造成其它板卡芯片损坏)，使输出实现1.8V、2.5V、3.3V和5V四种电平。此外，高速三态门使用LVC型电平驱动器实现32mA的大电流驱动能力。
[0028]本实用新型通过上位机操作多通道高速同步数字10系统实现高速数字信号测试系统的搭建，可对高速、通道数多、电平类型复杂的信号进行高精度的测量、仿真、分析。本实用新型可进行高速数字信号的同步采集或产生，并支持采样/更新时钟频率的连续可调、多种电平信号的灵活设置、多系统级联同步、以及定时计数功能，用于高速信号时序分析和高精度时序信号输出场合。
【权利要求】
1.一种多通道高速同步数字1系统，其特征在于:该系统由一块高速同步数字1系统单独组成，所述高速同步数字1系统实现32通道数字1信号同步，通过PCB设计中对信号线的等长控制以及FPGA中对信号线的约束管理实现； 所述高速同步数字1系统包括互相连接的电源电路、总线接口电路、FPGA电路、DDR3电路、数字1电路、PLL电路、DDS电路及输入输出接口电路。
2.一种多通道高速同步数字1系统，其特征在于:该系统由相同的多块高速同步数字1系统进行级联组成；级联后的所有数字1通道信号同步，通过PLL技术实现； 所述高速同步数字1系统包括互相连接的电源电路、总线接口电路、FPGA电路、DDR3电路、数字1电路、PLL电路、DDS电路及输入输出接口电路。
3.根据权利要求1或2所述多通道高速同步数字1系统，其特征在于:所述电源电路提供12V、5V、3.3V、2.5V、1.35V和1.2V正常工作电源之外，还提供可程控切换电源电路在5V、3.3V、2.5V和1.8V四种电源之间灵活切换，用于数字1驱动电路，实现四种电平信号的支持；所述可程控切换电源电路包括DC-DC电源芯片，控制DC-DC电源输出的分压调节电阻，控制分压调节电阻的场效应管。
4.根据权利要求1或2所述多通道高速同步数字1系统，其特征在于:所述总线接口电路实现与上位机的通信，进行大容量数据的传送，包含PXI接口、PXIe接口、PCI接口、PCIe 接 口、LXI 接口或 USB 接 口。
5.根据权利要求1或2所述多通道高速同步数字1系统，其特征在于:所述FPGA电路与本地总线、DDR3存储器、数字1驱动芯片、PLL芯片及DDS芯片分别相连，用于整板的时序控制，并实现4路定时计数器功能。
6.根据权利要求1或2所述多通道高速同步数字1系统，其特征在于:所述DDR3电路实现大容量数据的高速缓存；最高工作时钟高达800MHz。
7.根据权利要求1或2所述多通道高速同步数字1系统，其特征在于:所述数字1电路实现32通道高速数字10，可支持5V、3.3V、2.5V和1.8V四种电平信号输入输出，4路独立可编程数字10，独立时钟输入、时钟输出接口 ；采样/更新率最高可达100MHz，每个通道的数字1方向独立可控，并可提供32mA的大电流驱动能力，通过选用LVC型的高速三态门实现，包括一片高电平使能输出的三态门和一片低电平使能输出的三态门；此外，32通道数字1分为PO和Pl两组，每组数字1的采样率/更新率、触发、电平均可独立设置，可将系统作为两块16通道数字1系统进行使用。
8.根据权利要求1或2所述多通道高速同步数字1系统，其特征在于:所述PLL电路实现单一或多系统的时钟同步，进而实现数字1通道的同步；同步时钟可选择PXI/PXIe背板内部时钟或外部输入时钟，实现同步时钟的灵活选择和高精度同步；单一系统的同步精度达到± 1ns，多系统级联的同步精度达到±2ns。
9.根据权利要求1或2所述多通道高速同步数字1系统，其特征在于:所述DDS电路实现采样/更新率从20Hz到10MHz连续可调，所述DDS电路包括DDS集成芯片和环路滤波器。
10.根据权利要求1或2所述多通道高速同步数字1系统，其特征在于:所述输入输出接口电路包含32通道数字10、4路独立可编程数字10，独立时钟输入、时钟输出接口。
【文档编号】G06F13/38GK204229395SQ201420738104
【公开日】2015年3月25日 申请日期:2014年12月1日 优先权日:2014年12月1日
【发明者】郭恩全, 闫永胜, 王军, 倪旭东 申请人:陕西海泰电子有限责任公司