存储系统及其操作方法与流程

本申请要求2015年7月31日向韩国知识产权局提交的第10-2015-0108677号的韩国专利申请的优先权，其公开内容通过引用整体合并于此。

技术领域

本发明的各种实施例涉及一种存储系统，更具体地，涉及一种将对存储器件处理数据的存储系统及其操作方法。

背景技术：

计算机环境范式已经变为能够随时随地使用的普适计算系统。结果，便携式电子设备(诸如，移动电话、数字照相机和笔记本电脑)的使用持续快速增加。便携式电子设备通常使用采用一个或更多个半导体存储器件来储存数据的存储系统。半导体存储器件可以用作便携式电子设备的主存储器件或辅助存储器件。

由于半导体存储器件不具有移动部件，因此它们提供优异的稳定性、耐久性、高的信息访问速度和低功耗。具有这种优点的半导体存储器件的示例包括通用串行总线(USB)存储设备、具有各种接口的存储卡以及固态驱动器(SSD)。

技术实现要素：

各种实施例针对一种存储系统及其操作方法，该存储系统能够通过使存储系统的复杂度和性能下降最小化以及使存储器件的效率最大化来快速地处理数据。

在一个实施例中，一种存储系统可以包括：存储器件，存储器件包括多个存储块，所述多个存储块中的每个存储块包括多个页；以及控制器，适用于：通过对新数据编程以取代先前被编程至存储器件中的旧数据来更新所述多个存储块之中的一个或更多个存储块的所述多个页之中的一个或更多个页中储存的数据；更新包括无效页的信息的映射列表，所述无效页由对数据的更新所导致；以及基于映射列表和针对所述多个页的映射信息中的一种或更多种来识别所述多个存储块之中的牺牲块的所述多个页之中的无效页和有效页。

控制器还可以基于映射列表来将所述多个存储块之中的具有最大数量的无效页的一个存储块识别为牺牲块。

控制器可以更新一个或更多个封闭存储块中储存的数据。

映射列表可以包括无效页的多组信息。所述多组信息可以分别对应于所述多个存储块。

所述多组信息中的每组信息可以包括所述多个存储块之中的对应的一个存储块的以页为单位的无效页和有效页的信息。

映射列表可以是位图，在所述位图中，每组信息的位分别对应于所述多个存储块之中的对应的一个存储块的全部页。

所述多个存储块中的每个可以包括多个页区，所述多个页区中的每个页区具有预定数量的页。所述多组信息中的每组信息可以包括所述多个存储块之中的对应的一个存储块的以页区为单位的多个第一页区和多个第二页区的信息。第一页区中的每个可以包括无效页中的一个或更多个。第二页区中的每个可以没有无效页。

控制器可以基于映射列表来识别每个第二页区中包括的有效页。控制器可以基于针对所述多个页的映射信息来识别每个第一页区中包括的有效页。

映射列表可以是位图，在所述位图中，每组信息的位分别对应于所述多个存储块之中的对应的一个存储块的全部页区。

控制器还可以对牺牲页执行垃圾收集操作。

在一个实施例中，一种存储系统的操作方法，所述存储系统包括多个存储块，所述多个存储块中的每个存储块包括多个页，所述操作方法可以包括：通过对新数据编程以取代先前被编程至存储器件中的旧数据来更新所述多个存储块之中的一个或更多个存储块的所述多个页之中的一个或更多个页中储存的数据；更新包括无效页的信息的映射列表，所述无效页由对数据的更新所导致；以及基于映射列表和针对所述多个页的映射信息中的一种或更多种来识别所述多个存储块之中的牺牲块的所述多个页之中的无效页和有效页。

所述方法还可以包括：基于映射列表来将所述多个存储块之中的具有最大数量的无效页的一个存储块识别为牺牲块。

可以对一个或更多个封闭存储块中储存的数据执行数据的更新。

映射列表可以包括无效页的多组信息。所述多组信息可以分别对应于所述多个存储块。

所述多组信息中的每组信息可以包括所述多个存储块之中的对应的一个存储块的以页为单位的无效页和有效页的信息。

映射列表可以是位图，在所述位图中，每组信息的位分别对应于所述多个存储块之中的对应的一个存储块的全部页。

所述多个存储块中的每个可以包括多个页区，所述多个页区中的每个具有预定数量的页。所述多组信息中的每组信息可以包括所述多个存储块之中的对应的一个存储块的以页区为单位的多个第一页区和多个第二页区的信息。第一页区中的每个可以包括无效页中的一个或更多个。第二页区中的每个可以没有无效页。

识别无效页和有效页的步骤可以包括：基于映射列表来识别每个第二页区中包括的有效页；以及基于针对所述多个页的映射信息来识别每个第一页区中包括的有效页。

映射列表可以是位图，在所述位图中，每组信息的位分别对应于所述多个存储块之中的对应的一个存储块的全部页区。

所述方法还可以包括对牺牲页执行垃圾收集操作。

附图说明

图1是图示根据本发明的实施例的包括存储系统的数据处理系统的框图。

图2是图示根据本发明的实施例的存储器件的示意图。

图3是图示根据本发明的实施例的存储器件的存储块的电路图。

图4至图11是图示根据本发明的实施例的存储器件的各个方面的示意图。

图12和图13是示意性地图示根据本发明的实施例的用于存储系统中的存储器件的数据处理操作的示例的示图。

图14是示意性地图示根据本发明的实施例的存储系统中的数据处理操作的流程图。

具体实施方式

以下将参照附图来更详细地描述各种实施例。然而，本发明可以以不同的形式来实施而不应当被解释为局限于本文中所阐述的实施例。相反地，这些实施例被提供使得本公开将是彻底且完整的。贯穿本公开，相同的附图标记在本发明的各种附图和实施例中指代相同的部分。

参照图1，根据本发明的实施例，提供了数据处理系统100。数据处理系统100可以包括主机102和存储系统110。

主机102可以包括任何合适的电子设备。例如，主机102可以包括诸如移动电话、MP3播放器和膝上型计算机等的便携式电子设备。主机可以包括诸如台式计算机、游戏机、TV和投影仪等的非便携式电子设备。

存储系统110可以响应于来自主机102的请求而操作。例如，存储系统可以储存要由主机102访问的数据。存储系统110可以用作主机102的主存储系统或辅助存储系统。存储系统110可以根据与主机102电耦接的主机接口的协议而用任何合适的储存设备来实施。可以使用一个或更多个半导体存储器件。可以使用易失性存储器件或非易失性存储器件。例如，存储系统110可以用固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、缩小尺寸MMC(RS-MMC)和微型MMC、安全数字(SD)卡、迷你SD和微型SD、通用串行总线(USB)储存设备、通用快闪储存(UFS)设备、紧凑型快闪(CF)卡、智能媒体(SM)卡和记忆棒等来实施。

用于存储系统110的储存设备可以用易失性存储器件(诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM))或非易失性存储器件(诸如只读存储器(ROM)、掩膜ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)和电阻式RAM(RRAM)等)来实施。

存储系统110可以包括储存要由主机102来访问的数据的存储器件150以及可以控制将数据储存在存储器件150中的控制器130。

控制器130和存储器件150可以被集成至单个半导体器件中。例如，控制器130和存储器件150可以被集成至被配置作为固态驱动器(SSD)的一个半导体器件。将存储系统110配置作为SSD通常可以显著地提高主机102的操作速度。

控制器130和存储器件150可以被集成至被配置作为存储卡(诸如个人计算机存储卡国际协会(PCMCIA)卡、紧凑型闪存(CF)卡、智能媒体(SM)卡(SMC)、记忆棒、多媒体卡(MMC)、RS-MMC和微型MMC、安全数字(SD)卡、迷你SD、微型SD和SDHC和通用快闪储存(UFS)设备等)的单个半导体器件中。

此外，例如，存储系统110可以是或配置：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航仪、黑 匣子、数字照相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字录音机、数字音频播放器、数字图片记录器、数字图片播放器、数字录像机、数字视频播放器、配置数据中心的储存器、能够在无线环境下收发信息的设备、配置家庭网络的各种电子设备中的一种、配置计算机网络的各种电子设备中的一种、配置远程信息处理网络的各种电子设备中的一种、RFID设备或者配置计算系统的各种组成元件中的一种。

存储器件可以在写入操作期间储存从主机102提供的数据，以及在读取操作期间将储存的数据提供给主机102。存储器件150可以包括一个或更多个存储块152、154和156。存储块152、154和156中的每个可以包括多个页。每个页可以包括多个存储单元，多个字线(WL)可以电耦接至所述多个存储单元。存储器件150可以是在电源被中断时仍保持储存的数据的非易失性存储器件。根据实施例，存储器件可以为快闪存储器。该存储器件可以是具有三维(3D)层叠结构的快闪存储器。在本文中之后参照图2至图11来描述具有三维(3D)层叠结构的非易失性存储器件150的示例。

存储系统110的控制器130可以响应于来自主机102的请求来控制存储器件150。控制器130可以将从存储器件150读取的数据提供给主机102，以及将从主机102提供的数据储存在存储器件150中。出于此目的，控制器130可以控制存储器件150的总体操作，诸如读取操作、写入操作、编程操作和擦除操作。

可以使用任何合适的控制器。例如，控制器130可以包括主机接口单元132、处理器134、错误校正码(ECC)单元138、电源管理单元140、NAND闪存控制器142和存储器144。

主机接口单元132可以处理从主机102提供的命令和/或数据。主机接口单元132可以通过诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连-快速(PCI-E)、串行附接SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小盘接口(ESDI)和集成驱动电路(IDE)等的各种接口协议中的至少一种来与主机102通信。

ECC单元138可以检测并校正在读取操作期间从存储器件150读取的数据中的错误。可以采用各种检测和校正技术。例如，当错误位的数量大于或等于可校正错误位的阈值数量时，ECC单元138不能校正错误位，并且可以输出指示校正错误位失败的错误校正失败信号。

ECC单元138可以基于诸如低密度奇偶校验(LDPC)码、博斯-乔赫里-霍克文黑姆(BCH，Bose-Chaudhuri-Hocquenghem)码、涡轮码(turbo code)、里德-所罗门(RS， Reed-Solomon)码、卷积码、递归系统码(RSC)、格形编码调制(TCM)和块编码调制(BCM)等的编码调制来执行错误校正操作。ECC单元138可以包括错误检测和校正操作所需要的任何和所有合适的电路、系统或器件。

PMU 140可以提供并管理用于控制器130的电源，即，用于包括在控制器130中的组成元件的电源。

NFC 142可以用作控制器130与存储器件150之间的存储器接口以允许控制器130响应于来自主机102的请求来控制存储器件150。NFC 142可以产生用于存储器件150的控制信号。例如，当存储器件150是快闪存储器时，具体地，当存储器件150是NAND快闪存储器时，NFC可以在处理器134的控制下处理数据。

存储器144可以用作存储系统110和控制器130的工作存储器，并且储存用于驱动存储系统110和控制器130的数据。控制器130可以响应于来自主机102的请求来控制存储器件150。例如，控制器130可以将从存储器件150读取的数据提供给主机102，以及将从主机102提供的数据储存在存储器件150中。当控制器130控制存储器件150的操作时，存储器144可以储存由控制器130和存储器件150使用以用于诸如读取操作、写入操作、编程操作和擦除操作的操作的数据。

存储器144可以利用易失性存储器来实施。例如，存储器144可以利用静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。如上所述，存储器144可以储存由主机102和存储器件150使用以用于读取操作和写入操作的数据。为了储存该数据，存储器144可以包括程序存储器、数据存储器、写入缓冲器、读取缓冲器和映射缓冲器等。

处理器134可以控制存储系统110的一种或更多种常规操作。处理器134可以响应于来自主机102的写入请求或读取请求来控制针对存储器件150的写入操作或读取操作。处理器134可以驱动被称作闪存转换层(FTL)的固件来控制存储系统110的常规操作。处理器134可以利用微处理器来实施。处理器可以利用中央处理单元(CPU)来实施。

管理单元(未示出)可以被包括在处理器134中，并且可以执行例如对存储器件150的坏块管理。因此，管理单元可以找到包括在存储器件150中的坏存储块(其不满足进一步使用的条件)，并且对坏存储块执行坏块管理。当存储器件150是快闪存储器(例如，NAND快闪存储器)时，在写入操作期间可能因NAND逻辑功能的特性而发生编程失败。坏块管理可以将编程失败的存储块或坏存储块中的数据编程至新存储块中。因编程失败导致的坏块可以降低存储器件(尤其是具有3D层叠结构的存储器件)的利用效率，从而对存储系统100的可靠性产生负面影响。

参照图2，根据实施例，存储器件150可以包括多个存储块，例如，第零存储块210至第(N-1)存储块240。多个存储块210至240中的每个可以包括多个页，例如，2^M个页(2^M PAGES)。多个页中的每个可以包括多个存储单元，多个字线电耦接至所述多个存储单元。

根据在每个存储单元中可以储存或表示的位的数量，存储块可以为单电平单元(SLC)存储块或多电平单元(MLC)存储块。SLC存储块可以包括用每个存储单元能够储存1位数据的存储单元来实施的多个页。MLC存储块可以包括用每个存储单元能够储存多位数据(例如，两位或更多位数据)的存储单元来实施的多个页。包括用每个存储单元能够储存3位数据的存储单元来实施的多个页的MLC存储块可以被采用，且将被称作三电平单元(TLC)存储块。

多个存储块210至240中的每个可以在写入操作期间储存从主机设备102提供的数据，以及可以在读取操作期间将储存的数据提供给主机102。

参照图3，存储器件150的存储块152可以包括分别电耦接至位线BL0至BLm-1的多个单元串340。每列的单元串340可以包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储单元或多个存储单元晶体管MC0至MCn-1可以串联地电耦接在选择晶体管DST与SST之间。各个存储单元MC0至MCn-1可以由多电平单元(MLC)来配置，多电平单元(MLC)中的每个储存多位的数据信息。串340可以分别电耦接至对应的位线BL0至BLm-1。作为参考，在图3中，“DSL”表示漏极选择线，“SSL”表示源极选择线，以及“CSL”表示公共源极线。

虽然存储块152通过NAND快闪存储单元来配置，但是要注意的是，在其他实施例中，存储块152可以通过NOR快闪存储器、在其中组合了至少两种类型的存储单元的混合快闪存储器或在其中控制器被构建在存储芯片中的一体NAND快闪存储器(one-NAND flash memory)来实现。此外，半导体器件的操作特性不仅可以应用至在其中电荷储存层由导电浮栅来配置的快闪存储器件，还可以应用至在其中电荷储存层由电介质层来配置的电荷俘获闪存(CTF)。

存储器件150的电压供应块310可以提供根据操作模式而要被供应至各个字线的字线电压(例如，编程电压、读取电压和通过电压)。电压供应块310可以提供要被供应至块体(bulk)(例如，在其中形成存储单元的阱区)的电压。电压供应块310可以在控制电路(未示出)的控制下执行电压产生操作。电压供应块310可以产生多个可变读取电压以产生多个读取数据，在控制电路的控制下选择存储单元阵列的一个存储块或一个扇区，选择选中存储块的字线中的一个，以及将字线电压提供给选中字线和未选中字线。

存储器件150的读/写电路320可以由控制电路来控制，以及可以根据操作模式而用作感测放大器或写入驱动器。在验证/正常读取操作期间，读/写电路320可以用作用于从存储单元阵列读取数据的感测放大器。此外，在编程操作期间，读/写电路320可以用作写入驱动器，写入驱动器根据要被储存在存储单元阵列中的数据来驱动位线。读/写电路320可以在编程操作期间从缓冲器(未示出)接收要被写入在存储单元阵列中的数据，以及可以根据输入的数据来驱动位线。出于此目的，读/写电路320可以包括分别与列(或位线)或列对(或位线对)相对应的多个页缓冲器322、324和326，且多个锁存器(未示出)可以被包括在页缓冲器322、324和326中的每个中。

图4至图11是图示存储器件150的各个方面的示意图。

如图4至图11中所示，存储器件150可以包括多个存储块BLK0至BLKN-1，且存储块BLK0至BLKN-1中的每个可以被实现为三维(3D)结构或垂直结构。各个存储块BLK0至BLKN-1可以包括沿第一方向至第三方向(例如，x轴方向、y轴方向和z轴方向)延伸的结构。

各个存储块BLK0至BLKN-1可以包括沿第二方向延伸的多个NAND串NS(图8)。多个NAND串NS可以沿第一方向和第三方向设置。每个NAND串NS可以电耦接至位线BL、至少一个源极选择线SSL、至少一个接地选择线GSL、多个字线WL、至少一个虚设字线DWL以及公共源极线CSL。各个存储块BLK0至BLKN-1可以电耦接至多个位线BL、多个源极选择线SSL、多个接地选择线GSL、多个字线WL、多个虚设字线DWL和多个公共源极线CSL。

图5是图4中所示的多个存储块BLK0至BLKN-1中的一个存储块BLKi的透视图。图6是沿图5中所示的存储块BLKi的I-I′线截取的剖视图。

参照图5和图6，存储块BLKi可以包括沿第一方向至第三方向延伸的结构。

存储块可以包括衬底5111，衬底5111包括用第一类型杂质掺杂的硅材料。例如，衬底5111可以包括用p型杂质掺杂的硅材料，或者可以是p型阱(例如，口袋型p阱)，并且包括围绕p型阱的n型阱。虽然在示出的实施例中假设了衬底5111是p型硅，但是要注意的是，衬底5111不局限于是p型硅。

沿第一方向延伸的多个掺杂区5311至5314可以设置在衬底5111之上。掺杂区沿第三方向以恒定间隔分开。多个掺杂区5311至5314可以包含与衬底5111中所使用的杂质不同的第二类型杂质。例如，多个掺杂区5311至5314可以用n型杂质掺杂。虽然这里假设第一掺杂区5311至第四掺杂区5314是n型，但是要注意的是，第一掺杂区5311至 第四掺杂区5314不局限于是n型。

在第一掺杂区5311与第二掺杂区5312之间的衬底5111之上的区域中，沿第一方向延伸的多个电介质材料区域5112可以沿第二方向以恒定间隔分开。电介质材料区域5112与衬底5111也可以沿第二方向彼此分离预定距离。电介质材料区域5112可以包括任何合适的电介质材料，诸如例如氧化硅。

在两个连续的掺杂区(例如，掺杂区5311与掺杂区5312)之间的衬底5111之上的区域中，多个柱体5113沿第一方向以恒定间隔分开。柱体5113沿第二方向延伸并且可以穿过电介质材料区域5112，使得它们可以与衬底5111电耦接。每个柱体5113可以包括一种或更多种材料。例如，每个柱体5113可以包括内层5115和外表面层5114。表面层5114可以包括用杂质掺杂的掺杂硅材料。例如，表面层5114可以包括用与衬底5111相同类型的杂质掺杂的硅材料。虽然这里作为示例而假设表面层5114可以包括p型硅，但是表面层5114不局限于是p型硅，以及本领域技术人员可以容易地设想其他实施例，在其他实施例中，衬底5111和柱体5113的表面层5114可以用n型杂质来掺杂。

每个柱体5113的内层5115可以由电介质材料形成。内层5115可以是或包括诸如例如氧化硅的电介质材料。

在第一掺杂区5311与第二掺杂区5312之间的区域中，可以沿电介质材料区域5112、柱体5113和衬底5111的暴露表面设置电介质层5116。电介质层5116的厚度可以小于电介质材料区域5112之间的距离的一半。换句话说，在其中可以布置除电介质材料5112和电介质层5116之外的材料的区域可以被设置在(i)设置在电介质材料区域5112的第一电介质材料的底表面之上的电介质层5116与(ii)设置在电介质材料区域5112的第二电介质材料的顶表面之上的电介质层5116之间。电介质材料区域5112位于第一电介质材料之下。

在连续的掺杂区之间的区域中，诸如，在第一掺杂区5311与第二掺杂区5312之间的区域中，多个导电材料区域5211至5291可以设置在电介质层5116的暴露表面之上。在与多个电介质材料区域5112交错的配置中，多个导电材料区域沿第一方向延伸，且沿第二方向以恒定间隔分开。电介质层5116填充导电材料区域与电介质材料区域5112之间的空间。例如，沿第一方向延伸的导电材料区域5211可以设置在邻近于衬底5111的电介质材料区域5112与衬底5111之间。具体地，沿第一方向延伸的导电材料区域5211可以设置在(i)布置在衬底5111之上的电介质层5116与(ii)布置在邻近于衬底5111的电介质材料区域5112的底表面之上的电介质层5116之间。

沿第一方向延伸的导电材料区域5211至5291中的每个可以设置在(i)布置在电介 质材料区域5112的一个电介质材料区域的顶表面之上的电介质层5116与(ii)布置在下一电介质材料区域5112的底表面之上的电介质层5116之间。沿第一方向延伸的导电材料区域5221至5281可以设置在电介质材料区域5112之间。沿第一方向延伸的导电材料区域5291可以设置在最上电介质材料5112之上。沿第一方向延伸的导电材料区域5211至5291可以是或包括金属材料。沿第一方向延伸的导电材料区域5211至5291可以是或包括诸如多晶硅的导电材料。

在第二掺杂区5312与第三掺杂区5313之间的区域中，可以设置与第一掺杂区5311和第二掺杂区5312之间的结构相同的结构。例如，在第二掺杂区5312与第三掺杂区5313之间的区域中，可以设置沿第一方向延伸的多个电介质材料区域5112、沿第一方向顺序地布置且沿第二方向穿过多个电介质材料区域5112的多个柱体5113、设置在多个电介质材料区域5112和多个柱体5113的暴露表面之上的电介质层5116以及沿第一方向延伸的多个导电材料区域5212至5292。

在第三掺杂区5313与第四掺杂区5314之间的区域中，可以设置与第一掺杂区5311和第二掺杂区5312之间的结构相同的结构。例如，在第三掺杂区5313与第四掺杂区5314之间的区域中，可以设置沿第一方向延伸的多个电介质材料区域5112、沿第一方向顺序地布置且沿第二方向穿过多个电介质材料区域5112的多个柱体5113、设置在多个电介质材料区域5112和多个柱体5113的暴露表面之上的电介质层5116以及沿第一方向延伸的多个导电材料区域5213至5293。

漏极5320可以分别设置在多个柱体5113之上。漏极5320可以是用第二类型杂质掺杂的硅材料。漏极5320可以是用n型杂质掺杂的硅材料。虽然为了方便起见而假设漏极5320包括n型硅，但是要注意的是，漏极5320不局限于是n型硅。例如，每个漏极5320的宽度可以大于每个对应柱体5113的宽度。每个漏极5320可以以焊盘的形状设置在每个对应柱体5113的顶表面之上。

沿第三方向延伸的导电材料区域5331至5333可以设置在漏极5320之上。导电材料区域5331至5333可以沿第一方向顺序地布置。各个导电材料区域5331至5333可以与对应区域的漏极5320电耦接。漏极5320与沿第三方向延伸的导电材料区域5331至5333可以通过接触插塞电耦接。沿第三方向延伸的导电材料区域5331至5333可以是金属材料。沿第三方向延伸的导电材料区域5331至5333可以是诸如多晶硅的导电材料。

在图5和图6中，各个柱体5113可以与沿第一方向延伸的导电材料区域5211至5291、5212至5292和5213至5293以及电介质层5116一起形成串。各个柱体5113可以与沿第一方向延伸的导电材料区域5211至5291、5212至5292和5213至5293以及电介 质层5116一起形成NAND串NS。每个NAND串NS可以包括多个晶体管结构TS。

图7是图6中所示的晶体管结构TS的剖视图。

参照图7，在图6中所示的晶体管结构TS中，电介质层5116可以包括第一子电介质层至第三子电介质层5117、5118和5119。

柱体5113的每个中的p型硅的表面层5114可以用作本体(body)。邻近于柱体5113的第一子电介质层5117可以用作隧道电介质层，并且可以包括热氧化层。

第二子电介质层5118可以用作电荷储存层。第二子电介质层5118可以用作电荷捕获层，并且可以包括氮化物层或者诸如氧化铝层或氧化铪层等的金属氧化物层。

邻近于导电材料5233的第三子电介质层5119可以用作阻挡电介质层。邻近于沿第一方向延伸的导电材料5233的第三子电介质层5119可以被形成为单层或多层。第三子电介质层5119可以是诸如氧化铝层或氧化铪层等的高k电介质层，其具有比第一子电介质层5117和第二子电介质层5118大的介电常数。

导电材料5233可以用作栅极或控制栅极。即，栅极或控制栅极5233、阻挡电介质层5119、电荷储存层5118、隧道电介质层5117和本体5114可以形成晶体管或存储单元晶体管结构。例如，第一子电介质层5117至第三子电介质层5119可以形成氧化物-氮化物-氧化物(ONO)结构。在实施例中，为了方便起见，柱体5113的每个中的p型硅的表面层5114将被称作沿第二方向的本体。

存储块BLKi可以包括多个柱体5113。即，存储块BLKi可以包括多个NAND串NS。详细地，存储块BLKi可以包括沿第二方向或垂直于衬底5111的方向延伸的多个NAND串NS。

每个NAND串NS可以包括沿第二方向布置的多个晶体管结构TS。每个NAND串NS的多个晶体管结构TS中的至少一个晶体管结构可以用作源极选择晶体管SST。每个NAND串NS的多个晶体管结构TS中的至少一个晶体管结构可以用作接地选择晶体管GST。

栅极或控制栅极可以对应于沿第一方向延伸的导电材料区域5211至5291、5212至5292和5213至5293。换句话说，栅极或控制栅极可以沿第一方向延伸并且形成字线和至少两个选择线(至少一个源极选择线SSL和至少一个接地选择线GSL)。

沿第三方向延伸的导电材料区域5331至5333可以电耦接至NAND串NS的一端。 沿第三方向延伸的导电材料区域5331至5333可以用作位线BL。即，在一个存储块BLKi中，多个NAND串NS可以电耦接至一个位线BL。

沿第一方向延伸的第二类型掺杂区5311至5314可以被设置至NAND串NS的另一端。沿第一方向延伸的第二类型掺杂区5311至5314可以用作公共源极线CSL。

即，存储块BLKi可以包括沿垂直于衬底5111的方向(例如，第二方向)延伸的多个NAND串NS，并且可以用作在其中多个NAND串NS电耦接至一个位线BL的NAND快闪存储块(例如，电荷捕获型存储器的NAND快闪存储块)。

虽然在图5至图7中图示了沿第一方向延伸的导电材料区域5211至5291、5212至5292和5213至5293设置成9层，但是要注意的是，沿第一方向延伸的导电材料区域5211至5291、5212至5292和5213至5293不局限于设置成9层。例如，沿第一方向延伸的导电材料区域可以设置成8层、16层或任意的多层。换句话说，在一个NAND串NS中，晶体管的数量可以是8、16或更多。

虽然在图5至图7中图示了3个NAND串NS电耦接至一个位线BL，但是要注意的是，实施例不局限于具有电耦接至一个位线BL的3个NAND串NS。在存储块BLKi中，m个NAND串NS可以电耦接至一个位线BL，m是正整数。根据电耦接至一个位线BL的NAND串NS的数量，也可以控制沿第一方向延伸的导电材料区域5211至5291、5212至5292和5213至5293的数量以及公共源极线5311至5314的数量。

此外，虽然在图5至图7中图示了3个NAND串NS电耦接至沿第一方向延伸的一个导电材料，但是要注意的是，实施例不局限于具有电耦接至沿第一方向延伸的一个导电材料的3个NAND串NS。例如，n个NAND串NS可以电耦接至沿第一方向延伸的一个导电材料，n是正整数。根据电耦接至沿第一方向延伸的一个导电材料的NAND串NS的数量，也可以控制位线5331至5333的数量。

图8是图示具有参照图5至图7所描述的第一结构的存储块BLKi的等效电路图。

参照图8，块BLKi可以具有在第一位线BL1与公共源极线CSL之间的多个NAND串NS11至NS31。第一位线BL1可以对应于图5和图6中的沿第三方向延伸的导电材料区域5331。NAND串NS12至NS32可以设置在第二位线BL2与公共源极线CSL之间。第二位线BL2可以对应于图5和图6中的沿第三方向延伸的导电材料区域5332。NAND串NS13至NS33可以设置在第三位线BL3与公共源极线CSL之间。第三位线BL3可以对应于图5和图6中的沿第三方向延伸的导电材料区域5333。

每个NAND串NS的源极选择晶体管SST可以电耦接至对应的位线BL。每个NAND 串NS的接地选择晶体管GST可以电耦接至公共源极线CSL。存储单元MC可以设置在每个NAND串NS的源极选择晶体管SST与接地选择晶体管GST之间。

在此示例中，NAND串NS可以以行和列为单位来定义，并且电耦接至一个位线的NAND串NS可以形成一列。电耦接至第一位线BL1的NAND串NS11至NS31可以对应于第一列，电耦接至第二位线BL2的NAND串NS12至NS32可以对应于第二列，以及电耦接至第三位线BL3的NAND串NS13至NS33可以对应于第三列。电耦接至一个源极选择线SSL的NAND串NS可以形成一行。电耦接至第一源极选择线SSL1的NAND串NS11至NS13可以形成第一行，电耦接至第二源极选择线SSL2的NAND串NS21至NS23可以形成第二行，以及电耦接至第三源极选择线SSL3的NAND串NS31至NS33可以形成第三行。

在每个NAND串NS中，可以定义高度。在每个NAND串NS中，邻近于接地选择晶体管GST的存储单元MC1的高度可以具有值“1”。在每个NAND串NS中，当从衬底5111测量时，存储单元的高度可以随存储单元靠近源极选择晶体管SST而增大。例如，在每个NAND串NS中，邻近于源极选择晶体管SST的存储单元MC6的高度可以是7。

同一行中的NAND串NS的源极选择晶体管SST可以共享源极选择线SSL。不同行中的NAND串NS的源极选择晶体管SST可以分别电耦接至不同的源极选择线SSL1、SSL2和SSL3。

同一行中的NAND串NS中的同一高度处的存储单元可以共享字线WL。即，在同一高度处，电耦接至不同行中的NAND串NS的存储单元MC的字线WL可以电耦接。同一行的NAND串NS中的同一高度处的虚设存储单元DMC可以共享虚设字线DWL。即，在同一高度或同一水平处，电耦接至不同行中的NAND串NS的虚设存储单元DMC的虚设字线DWL可以电耦接。

位于同一水平或同一高度或同一层处的字线WL或虚设字线DWL可以在其中可以设置有沿第一方向延伸的导电材料区域5211至5291、5212至5292和5213至5293的层处彼此电耦接。沿第一方向延伸的导电材料区域5211至5291、5212至5292和5213至5293可以通过接触共同地电耦接至上层。在上层处，沿第一方向延伸的导电材料区域5211至5291、5212至5292和5213至5293可以电耦接。换句话说，同一行中的NAND串NS的接地选择晶体管GST可以共享接地选择线GSL。此外，不同行中的NAND串NS的接地选择晶体管GST可以共享接地选择线GSL。即，NAND串NS11至NS13、NS21至NS23和NS31至NS33可以电耦接至接地选择线GSL。

公共源极线CSL可以电耦接至NAND串NS。在有源区之上和衬底5111之上，第一掺杂区5311至第四掺杂区5314可以电耦接。第一掺杂区5311至第四掺杂区5314可以通过接触电耦接至上层，并且在上层处，第一掺杂区5311至第四掺杂区5314可以电耦接。

例如，如图8中所示，同一高度或同一水平处的字线WL可以电耦接。因此，当特定高度处的字线WL被选中时，电耦接至该字线WL的所有NAND串NS可以被选中。不同行中的NAND串NS可以电耦接至不同的源极选择线SSL。因此，在电耦接至同一字线WL的NAND串NS之中，通过选择源极选择线SSL1至SSL3中的一个，未选中行中的NAND串NS可以与位线BL1至BL3电隔离。换句话说，通过选择源极选择线SSL1至SSL3中的一个，一行NAND串NS可以被选中。此外，通过选择位线BL1至BL3中的一个，选中行中的NAND串NS可以以列为单位而被选中。

在每个NAND串NS中，可以设置有虚设存储单元DMC。在图8中，在每个NAND串NS中，虚设存储单元DMC可以设置在第三存储单元MC3与第四存储单元MC4之间。即，第一存储单元MC1至第三存储单元MC3可以设置在虚设存储单元DMC与接地选择晶体管GST之间。第四存储单元MC4至第六存储单元MC6可以设置在虚设存储单元DMC与源极选择晶体管SST之间。每个NAND串NS的存储单元MC可以被虚设存储单元DMC划分为存储单元组。在划分的存储单元组中，邻近于接地选择晶体管GST的存储单元(例如，MC1至MC3)可以被称作下存储单元组，而邻近于源极选择晶体管SST的存储单元(例如，MC4至MC6)可以被称作上存储单元组。

在下文中将参照图9至图11来进行详细描述，图9至图11示出了根据本发明的另一实施例的存储系统中的存储器件。

具体地，图9是示意性图示利用三维(3D)非易失性存储器件(其不同于以上参照图5至图8描述的第一结构)来实施的存储器件的透视图。图10是图示沿图9的VII-VII′线截取的存储块BLKj的剖视图。

参见图9和图10，存储块BLKj可以包括沿第一方向至第三方向延伸的结构，且可以包括衬底6311。衬底6311可以包括用第一类型杂质掺杂的硅材料。例如，衬底6311可以包括用p型杂质掺杂的硅材料，或者可以是p型阱(例如，口袋型p阱)，并且包括围绕p型阱的n型阱。虽然在示出的实施例中假设衬底6311是p型硅，但是要注意的是，衬底6311不局限于是p型硅。

沿x轴方向和y轴方向延伸的第一导电材料区域6321至第四导电材料区域6324设置在衬底6311之上。第一导电材料区域6321至第四导电材料区域6324可以沿z轴方向 分离预定距离。

沿x轴方向和y轴方向延伸的第五导电材料区域6325至第八导电材料区域6328可以设置在衬底6311之上。第五导电材料区域6325至第八导电材料区域6328可以沿z轴方向分离预定距离。第五导电材料区域6325至第八导电材料区域6328可以沿y轴方向与第一导电材料区域6321至第四导电材料区域6324分离。

可以设置有穿过第一导电材料区域6321至第四导电材料区域6324的多个下柱体DP。每个下柱体DP沿z轴方向延伸。此外，可以设置有穿过第五导电材料区域6325至第八导电材料区域6328的多个上柱体UP。每个上柱体UP沿z轴方向延伸。

下柱体DP和上柱体UP中的每个柱体可以包括内部材料6361、中间层6362和表面层6363。中间层6362可以用作单元晶体管的沟道。表面层6363可以包括阻挡电介质层、电荷储存层和隧道电介质层。

下柱体DP和上柱体UP可以通过管栅PG电耦接。管栅PG可以布置在衬底6311中。例如，管栅PG可以包括与下柱体DP和上柱体UP相同的材料。

沿x轴方向和y轴方向延伸的第二类型的掺杂材料6312可以设置在下柱体DP之上。例如，第二类型的掺杂材料6312可以包括n型硅材料。第二类型的掺杂材料6312可以用作公共源极线CSL。

漏极6340可以设置在上柱体UP之上。漏极6340可以包括n型硅材料。沿y轴方向延伸的第一上导电材料区域6351和第二上导电材料区域6352可以设置在漏极6340之上。

第一上导电材料区域6351与第二上导电材料区域6352可以沿x轴方向分离。第一上导电材料区域6351和第二上导电材料区域6352可以由金属形成。第一上导电材料区域6351和第二上导电材料区域6352与漏极6340可以通过接触插塞电耦接。第一上导电材料区域6351和第二上导电材料区域6352分别用作第一位线BL1和第二位线BL2。

第一导电材料6321可以用作源极选择线SSL，第二导电材料6322可以用作第一虚设字线DWL1，以及第三导电材料6323和第四导电材料6324分别用作第一主字线MWL1和第二主字线MWL2。第五导电材料6325和第六导电材料6326分别用作第三主字线MWL3和第四主字线MWL4，第七导电材料6327可以用作第二虚设字线DWL2，以及第八导电材料6328可以用作漏极选择线DSL。

下柱体DP和邻近于下柱体DP的第一导电材料区域6321至第四导电材料区域6324 形成下串。上柱体UP和邻近于上柱体UP的第五导电材料区域6325至第八导电材料区域6328形成上串。下串与上串可以通过管栅PG电耦接。下串的一端可以电耦接至用作公共源极线CSL的第二类型的掺杂材料6312。上串的一端可以通过漏极6340电耦接至对应的位线。一个下串和一个上串形成一个单元串，该单元串电耦接在第二类型的掺杂材料6312(用作公共源极线CSL)与上导电材料层6351和6352(用作位线BL)中对应的一个之间。

即，下串可以包括源极选择晶体管SST、第一虚设存储单元DMC1以及第一主存储单元MMC1和第二主存储单元MMC2。上串可以包括第三主存储单元MMC3和第四主存储单元MMC4、第二虚设存储单元DMC2以及漏极选择晶体管DST。

在图9和图10中，上串和下串可以形成NAND串NS，且NAND串NS可以包括多个晶体管结构TS。由于以上参照图7详细描述了包括在图9和图10的NAND串NS中的晶体管结构，因此这里将省略对其的详细描述。

图11是图示具有如上面参照图9和图10描述的第二结构的存储块BLKj的等效电路的电路图。为了方便起见，仅示出了第二结构中的在存储块BLKj中形成对的第一串和第二串。

参照图11，在具有第二结构的存储块BLKj中，可以以定义多个对的方式来设置单元串，如以上参照图9和图10所描述的，每个单元串利用经由管栅PG电耦接的一个上串和一个下串来实施。

例如，在具有第二结构的特定存储块BLKj中，沿第一沟道CH1(未示出)层叠的存储单元CG0至CG31、例如至少一个源极选择栅极SSG1和至少一个漏极选择栅极DSG1可以形成第一串ST1，以及沿第二沟道CH2(未示出)层叠的存储单元CG0至CG31、例如至少一个源极选择栅极SSG2和至少一个漏极选择栅极DSG2可以形成第二串ST2。

第一串ST1和第二串ST2可以电耦接至同一漏极选择线DSL和同一源极选择线SSL。第一串ST1可以电耦接至第一位线BL1，而第二串ST2可以电耦接至第二位线BL2。

虽然在图11中描述了第一串ST1和第二串ST2电耦接至同一漏极选择线DSL和同一源极选择线SSL，但是可以设想第一串ST1和第二串ST2可以电耦接至同一源极选择线SSL和同一位线BL，第一串ST1可以电耦接至第一漏极选择线DSL1，而第二串ST2可以电耦接至第二漏极选择线DSL2。此外，可以设想第一串ST1和第二串ST2可以电 耦接至同一漏极选择线DSL和同一位线BL，第一串ST1可以电耦接至第一源极选择线SSL1，而第二串ST2可以电耦接至第二源极选择线SSL2。

图12和图13是示意性地描述根据本发明的实施例的针对存储系统110中的存储器件150的数据处理操作的示例的示图。

在数据处理操作期间，存储系统110可以通过对新数据编程以取代先前被编程至存储器件150中的旧数据来更新储存在存储器件150中的数据。在所描述的实施例中，可以通过控制器130来执行存储系统110中的数据处理。然而，要注意的是，可以通过控制器130的处理器134(例如，经由上述的FTL)来执行数据处理。

在当前实施例中，响应于用于通过对新数据编程以取代先前被编程至选中区域中的旧数据来更新储存在存储器件150的选中存储区域中的数据的编程命令，控制器130可以将新数据编程至除选中存储区域之外的新存储空间中。选中存储区域可以是存储器件150的多个存储块之中的选中块中包括的多个页之中的选中页。因此，新存储空间可以是例如选中块的另一页或者另一块的多个页中的一页。由于数据可以被更新，因此旧数据可以变成无效的，且旧数据的页可以变成无效页。

例如，控制器130可以执行编程操作以将数据储存在第一存储块的第一页中。然后，当接收到用于更新储存在第一存储块的第一页中的数据的编程命令和新数据时，控制器130可以将新数据编程至除第一存储块的第一页之外的新存储空间(例如，第一存储块的第二页或第二存储块的第一页)中。此时，控制器130可以将先前储存在第一存储块的第一页中的旧数据设置为无效数据，以及将第一存储块的第一页设置为无效页。

然后，控制器130可以对无效页执行垃圾收集(GC)操作。在GC操作期间，包括在与无效页的存储块(被称作“牺牲块”)相同的存储块中的有效页的有效数据可以被移动至存储器件150的多个块之中的空存储块(被称作“目标块”)。

参见图12，控制器130可以将数据编程至存储器件1200的块0至块i(1210至1240)中的一个块中。

在图2中示出的当前实施例中，块0至块i中的每个可以包括多个页区1212至1248，每个页区包括预定数量的页。图12还提供映射列表1250，映射列表1250包括以页区为单位或以页为单位的数据更新信息。例如，针对每个存储块中包括的每个页的数据更新信息可以包括在映射列表1250中。数据更新信息可以表示对应的页区是否包括由对新数据编程以取代先前被编程至选中页中的旧数据的数据更新操作所导致的无效页。数据更新信息可以表示对应的页区是否包括与无效页相对应的页。在当前实施例中，控制器130 可以通过映射列表1250来识别用于GC操作的无效页和牺牲块。映射列表1250可以储存在控制器130的存储器144中，或者储存在存储器件1200的存储块(例如，块i)中。

逻辑到物理(L2P)信息1300和物理到逻辑(P2L)信息1350可以储存在存储器件1200的一个存储块(例如，块i)中。

如图12中所例示的，存储器件1200可以包括多个存储块0至i，存储块0至i中的每个可以包括多个页区1212至1248，以及多个页区中的每个可以包括预设数量的页。例如，存储器件1200的块0可以包括每个页区包括6个页的四个页区0至3(1212至1218)。在图12的示例中，存储器件1200的每个块(块0(1210)、块1(1220)、块2(1230)和块i(1240))可以被划分为每个页区包括6个页的多个页区。

如图12中所例示的，储存在块0至块i中的数据的数据更新信息可以分别储存在映射列表1250的第一行1260至第i行1290中。存储块0至存储块i可以分别对应于映射列表1250的第一行1260至第i行1290。映射列表1250的第一行1260至第i行1290中的每个可以包括位图形式的储存在对应的存储块中的数据的数据更新信息。

在当前实施例中，映射列表1250的每行1260至1290中的位可以分别对应于对应存储块的全部页，这意味着可以将一个位分配给针对页区的每个页的数据更新信息。映射列表1250的每行1260至1290中的每个位可以基于对新数据编程以取代先前被编程至选中页中的旧数据的数据更新操作来指示页是有效页还是无效页。例如，当控制器130响应于用于更新储存在块0的第一页中的数据的编程命令和新数据而在除块0的第一页之外的存储空间中用新数据来执行编程操作时，控制器130可以将块0的第一页设置为无效页。此外，在映射表1250的第一行1260至第i行1290中的与块0相对应的一行中，控制器130可以将与第一页相对应的位设置为具有值“1”，以及可以将与其他页相对应的其他位设置为具有值“0”。

映射列表1250的每行1260至1290中的位可以分组成多个位区1262至1298，多个位区1262至1298分别对应于多个页区1212至1248。例如，当每个页区1212至1248包括6个页时，每个位区1262至1298可以包括分别与6个页相对应的6个位。换句话说，映射列表1259的行1260至行1290可以对应于存储器件1200的各个块0至i，行1260至行1290的多个位区1262至1298可以对应于存储块0至存储块i的各个页区1212至1248，以及多个位区1262至1298中的位可以对应于多个页区1212至1248中的各个页。

在实施例中，映射列表1250的每行1260至1290中的位可以分别对应于对应存储块的全部页区，这意味着将一个位分配给每个页区的数据更新信息。每行1260至1290 中的每个位可以指示没有无效页的有效页区或者包括由对新数据编程以取代先前被编程至选中页中的旧数据的数据更新操作所导致的一个或更多个无效页的无效页区。例如，当控制器响应于用于更新储存在块0的第一页中的数据的编程命令和新数据而在除块0的第一页之外的存储空间中用新数据执行编程操作时，控制器130可以将块0的第一页设置为无效页。此外，在映射列表1250的第一行1260至第i行1290中的与块0相对应的一行中，控制器130可以将与包括第一页的页区相对应的位设置为具有值“1”，以及可以将与其他页区相对应的其他位设置为具有值“0”。

每行1260至1290中的位可以分别储存在多个位区1262至1298中，多个位区1262至1298分别对应于对应存储块0至i的多个页区1212至1248。映射列表1250的行1260至1290可以对应于存储器件1200的各个块0至i，行1260至行1290的多个位区1262至1298可以对应于存储块0至存储块i的各个页区1212至1248。

在下文中，假设块0至块2(1210至1230)中的每个是封闭块，以及块i(1240)是目标块，在封闭块中，全部页都填满了编程数据。

如图13中所例示的，控制器130可以产生L2P信息1300和P2L信息1350，L2P信息1300包含封闭块0至2(1210至1230)的页中储存的数据的逻辑地址1305与物理地址1310之间的关系，P2L信息1350包含封闭块0至2(1210至1230)的页中储存的数据的逻辑页编号的信息。

L2P信息1300可以包括关于储存在封闭块0至2(1210至1230)的页中的数据的物理映射信息。P2L信息1350可以包括关于储存在封闭块0至2(1210至1230)的页中的数据的逻辑映射信息。例如，P2L信息1350可以包括块0P2L表1360、块1P2L表1370以及块2P2L表1380，块0P2L表1360包含储存在块0(1210)的各个页中的数据的逻辑页编号，块1P2L表1370包含储存在块1(1220)的各个页中的数据的逻辑页编号，块2P2L表1380包含储存在块2(1230)的各个页中的数据的逻辑页编号。

在实施例中，响应于编程命令(其用于通过对新数据编程以取代先前被编程至封闭块0至2(1210至1230)的选中页中的旧数据来更新封闭块0至2(1210至1230)之中的选中块中包括的多个页之中的选中页中储存的数据)，控制器130可以将新数据编程至存储器件150中的除选中页之外的存储空间(例如，封闭块0至2(1210至1230)的另一页或除封闭块0至2(1210至1230)之外的另一块的多个页中的一页)中。由于数据被更新，因此旧数据可以变成无效的，以及旧数据的页可以变成无效页。相应地，控制器130可以更新L2P信息1300和P2L信息1350以及映射列表1250以反映对新数据的编程和无效页的设置。

例如，根据对块0的页1、页4、页9和页14中储存的数据的更新，控制器130可以将块0的无效页1、4、9和14的数据更新信息储存在映射列表1250中与块0相对应的第一行1260处的与包括无效页1和4的页区0(1212)相对应的第一位区1262、与包括无效页9的页区1(1214)相对应的第二位区1264以及与包括无效页14的页区2(1216)相对应的第三位区1266中。当一个位被分配给每个页区的数据更新信息时，控制器130可以将与块0的页区0至2(1212至1216)相对应的位设置为具有值“1”。当一个位被分配给页区中的每个页的数据更新信息时，控制器130可以将与块0的无效页1、4、9和14相对应的位设置为具有值“1”。此外，控制器130可以将与有效页区或有效页相对应的其他位设置为具有值“0”。

为了执行GC操作，控制器130可以识别存储器件1200的存储块中包括的无效页。控制器130可以通过查阅L2P信息1300和P2L信息1350来识别无效页。为了查阅L2P信息1300和P2L信息1350，控制器130可以加载储存在存储器件1200的任意存储块中的L2P信息1300和P2L信息1350。对整个L2P信息1300和P2L信息1350的查阅可能导致超负载(overload)，以及减慢存储器件的操作。

在本发明的实施例中，控制器130可以通过查阅包括无效页的信息或数据更新信息的映射列表1250来以对L2P信息1300和P2L信息1350减少的查阅来执行GC操作。

在以上实施例中，在与块0相对应的第一行1260处的第一位区1262至第三位区1266中，映射列表1250可以包括无效页1、4、9和14的数据更新信息或包含无效页1、4、9和14的页区0至2(1212至1216)的数据更新信息。因此，控制器130可以通过查阅映射列表1250来识别无效页1、4、9和14。

在本发明的实施例中，控制器130可以通过对无效页的识别来识别存储块0至存储块2之中的具有最大数量的无效页的牺牲块。例如，当具有无效页1、4、9和14的块0具有最大数量的无效页时，控制器130可以将块0识别为牺牲块。此外，控制器130可以通过对无效页和牺牲块的识别来识别牺牲块中包括的有效页。

在映射列表1250的每行1260至1290中的位分别对应于对应存储块的全部页区或者一个位被分配给每个页区的数据更新信息的情况下，为了识别有效页，控制器130可以查阅映射列表1250中的行1260至行1290之中的与牺牲块相对应的特定行，以及查阅L2P信息1300和P2L信息1350中的与牺牲块相对应的特定片段。

在以上例示的情况中，映射列表1250可以在第一位区1262至第三位区1266中包括包含无效页1、4、9和14的页区0至2(1212至1216)的数据更新信息，同时在与牺牲块(即，块0)相对应的第一行1260处的第四位区1268中包括不具有无效页的页 区3(1218)的数据更新信息。

在此示例情况中，控制器130可以根据映射列表1250中的与牺牲块相对应的第一行1260处的数据更新信息来将页区3(1218)中的全部页识别为有效页。

此外，在此示例情况中，根据映射列表1250中的与牺牲块(即，块0)相对应的第一行1260处的第一位区1262至第三位区1266中的包括无效页1、4、9和14的页区0至2(1212至1216)的数据更新信息，控制器130可以通过查阅L2P信息1300和P2L信息1350中的与牺牲块(即，块0)相对应的特定片段(例如，P2L信息1350的块0P2L表1360)而非查阅整个L2P信息1300和P2L信息1350来将页区0至2(1212至1216)中包括的除无效页1、4、9和14之外的剩余页识别为有效页。

相应地，控制器130可以通过查阅映射列表1250的行1260至行1290之中的与牺牲块相对应的特定一行以及L2P信息1300和P2L信息1350中的与牺牲块相对应的特定片段来识别牺牲块中包括的全部有效页。

在映射列表1250的每行1260至1290中的位分别对应于对应存储块的全部页或一个位被分配给页区中的每个页的数据更新信息的情况中，为了识别有效页，控制器130可以查阅映射列表1250中的行1260至行1290之中的与牺牲块相对应的特定一行，而不查阅L2P信息1300和P2L信息1350。

在以上例示的情况中，映射列表1250可以在与牺牲块(即，块0)相对应的第一行1260处包括无效页1、4、9和14的数据更新信息，同时包括剩余页的数据更新信息。

在此示例情况中，控制器130可以根据映射列表1250中的与牺牲块相对应的第一行1260处的数据更新信息来将第一行1260处的除无效页1、4、9和14之外的剩余页识别为有效页。

相应地，控制器130可以通过查阅映射列表1250的行1260至行1290之中的与牺牲块相对应的特定一行而不进一步查阅L2P信息1300和P2L信息1350来识别牺牲块中包括的全部有效页。

因此，通过这种对牺牲块中包括的无效页和有效页的识别，控制器130可以执行对识别的牺牲块的GC操作。

现在参照图14，在步骤1410处，存储系统110可以根据通过对新数据编程以取代先前被编程至存储器件150中的旧数据的对存储器件150中储存的数据的更新来更新映射列表1250的数据更新信息。在步骤1420处，存储系统110可以基于映射列表1250中 的数据更新信息来识别无效页(即，上述的示例情况中的无效页1、4、9和14)，从而识别牺牲块(即，上述的示例情况中的块0)。在步骤1430处，存储系统110可以识别在步骤1420处识别的牺牲块中包括的全部有效页。在步骤1440处，存储系统110可以基于牺牲块中的识别的无效页和有效页来对识别的牺牲块执行GC操作。例如，在GC操作期间，可以将牺牲块中的有效页中的数据移动至目标块。

可以如参照图12和图13所述地执行映射列表1250的数据更新操作、对无效页、牺牲块和牺牲块中的有效页的识别以及对牺牲块的GC操作。

根据本发明的实施例，存储系统及其操作方法可以使存储系统的复杂度和性能劣化最小，从而快速且有效地对存储器件处理数据。

虽然已经出于说明的目的描述了各种实施例，但对于本领域技术人员将明显的是，在不脱离所附权利要求中所限定的本发明的精神和范围的情况下，可以作出各种改变和变型。