一种自动生成上电时序程序的方法与流程

本发明涉及一种自动生成上电时序程序的方法，属于电路设计控制的技术领域。

技术背景

近年来随着我国电子产业的不断发展，国产cpu得到了越来越广泛的应用。计算平台市场呈现出国产cpu与进口cpu并驾齐驱的趋势。国产cpu的上电时序一般由cpld来实现。针对不同的cpu芯片其上电使能顺序也不同，这会造成利用不同cpu每生产一种计算机或服务器，都需要重新设计上电时序，数字逻辑工程师的重复性编程工作量大幅增加的问题。

技术实现要素：

针对现有技术的不足，本发明提供一种自动生成上电时序程序的方法。

本发明针对现有技术中数字逻辑工程师的重复性编程工作量大的技术问题，利用matlab工具自动生成上电时序程序：在matlab工具中自动生成verilog上电时序代码，加载到cpld/fpga中，从而可以解决不同平台，上电时序不同，重复性编程工作量大的问题。

本发明的技术方案如下：

一种自动生成上电时序程序的方法，包括：

利用表格格式统计并确定适应cpu的上电使能信号的使能顺序、所述上电使能信号相互之间的使能间隔；

matlab工具读取所述表格中的内容，根据所述表格中记载的信息，生成verilog代码输出，并生成对应的.v文件和引脚约束文件.qsf；

将所述.v文件和引脚约束文件.qsf加载到quartus中，然后经过编译生成bit文件，最后烧写到cpu中即可。本发明所述方法：当上电顺序改变时，只需改变对应表格中信号的顺序，就可以生成新的verilog程序，提高了工作效率。本发明还可改变matlab工具程序中代码，生成c程序或者vhdl程序，扩大了该方法的使用范围。

根据本发明优选的，所述自动生成上电时序程序的方法还包括利用表格格式统计并确定cpu的非常规使能条件。

根据本发明优选的，所述自动生成上电时序程序的方法还包括利用表格格式统计并确定适应cpu的reset信号的使能顺序、reset输入信号的对应引脚、reset输出信号的对应引脚。

根据本发明优选的，所述表格格式为excel表格格式。

本发明的技术优势：

本发明当上电顺序改变时，只需改变对应表格中信号的顺序，就可以生成新的verilog程序，提高了工作效率。本发明还可改变matlab工具程序中代码，生成c程序或者vhdl程序，扩大了该方法的使用范围。本发明针对现有技术中数字逻辑工程师的重复性编程工作量大的技术问题，利用matlab工具自动生成上电时序程序：在matlab工具中自动生成verilog上电时序代码，加载到cpld/fpga中，从而可以解决不同平台，上电时序不同，重复性编程工作量大的问题。

附图说明

图1是本发明实施例中所述方法的流程图；

图2是本发明实施例中所述的ft1500系列cpu上电时序图。

具体实施方式

下面结合实施例和说明书附图对本发明做详细的说明，但不限于此。

如图1、2所示。

实施例1、

一种自动生成上电时序程序的方法，包括：

利用表格格式统计并确定适应cpu的上电使能信号的使能顺序、所述上电使能信号相互之间的使能间隔；

matlab工具读取所述表格中的内容，根据所述表格中记载的信息，生成verilog代码输出，并生成对应的.v文件和引脚约束文件.qsf；

将所述.v文件和引脚约束文件.qsf加载到quartus中，然后经过编译生成bit文件，最后烧写到cpu中即可。

实施例2、

如实施例1所述的一种自动生成上电时序程序的方法，其区别在于，所述自动生成上电时序程序的方法还包括利用表格格式统计并确定cpu的非常规使能条件。

实施例3、

如实施例1、2所述的一种自动生成上电时序程序的方法，其区别在于，所述自动生成上电时序程序的方法还包括利用表格格式统计并确定适应cpu的reset信号的使能顺序、reset输入信号的对应引脚、reset输出信号的对应引脚。

实施例4、

如实施例1、2、3所述的一种自动生成上电时序程序的方法，其区别在于，所述表格格式为excel表格格式。

应用例、

如实施例1—4所述的自动生成上电时序程序的方法，在电路板设计阶段，将上电使能信号、reset信号及输入输出信号的引脚对应关系填入excel表格中：

间隔设置为100ms；

首先io_pwr上电；

当io_pwr_pg置“1”时，vdd_core上电；

当vdd_core_pg置“1”时，vdda_pcie上电；

将io_pwr_en、vdd_core_en、vdda_pcie_en按照先后顺序填入所述excel表格；

matlab工具读取所述excel表格，将上电信号按照先后顺序以verilog文件的形式输出，解决了重复性编程工作量大的问题。

技术特征：

技术总结
一种自动生成上电时序程序的方法，包括：利用表格格式统计并确定适应CPU的上电使能信号的使能顺序、所述上电使能信号相互之间的使能间隔；Matlab工具读取所述表格中的内容，根据所述表格中记载的信息，生成verilog代码输出，并生成对应的.v文件和引脚约束文件.qsf；将所述.v文件和引脚约束文件.qsf加载到Quartus中，然后经过编译生成bit文件，最后烧写到CPU中即可。本发明所述方法：当上电顺序改变时，只需改变对应表格中信号的顺序，就可以生成新的verilog程序，提高了工作效率。本发明还可改变Matlab工具程序中代码，生成c程序或者VHDL程序，扩大了该方法的使用范围。

技术研发人员：于治楼;王培培;王慧;刘毅枫;朱亚征
受保护的技术使用者：山东超越数控电子股份有限公司
技术研发日：2017.11.08
技术公布日：2019.05.14