一种优化高速链路电容处阻抗不连续性的方法与流程

本发明涉及服务器技术领域，尤其涉及一种优化高速链路电容处阻抗不连续性的方法。

背景技术：

在传统数字系统设计中，高速互联现象常常可以忽略不计，因为它们对系统的性能影响很微弱。然而，随着计算机技术的不断发展，在众多决定系统性能的因素里，高速互联现象正起着主导作用，常常导致一些不可预见问题的出现，极大的增加了系统设计的复杂性。因此在高速链路设计中，要尽量优化各个模块，借助仿真工具提前评估设计可行性及风险点，并依据仿真结果优化设计，提高系统设计成功率，缩短研发周期。

在服务器系统高速信号链路设计过程中，链路阻抗的优化设计尤其重要，若链路阻抗连续性较差，会引起信号反射、增加链路损耗，进而影响信号传输质量，甚至导致设计失败。

现有技术中，在高速链路设计中，针对电容处的阻抗不连续特性，多数工程师会从电容本身的特性入手，通过挖空电容pad的参考平面已降低其容性，进而提高阻抗，减小阻抗不连续。虽然上述设计思想能够有效提高电容处的阻抗，减小阻抗不连续性，但挖空电容pad参考层会降低参考平面的完整性，影响电流的流向分布，可能会引起电源完整性问题。此外，若在电容下方有其它高速线，会使其他高速线的参考平面不完整，影响信号传输质量。

技术实现要素：

基于背景技术存在的技术问题，本发明提出了一种优化高速链路电容处阻抗不连续性的方法，在电容前后增加过渡区走线，通过仿真过渡区走线在不同阻抗情况下对链路整体特性的影响，得到过渡区走线阻抗的最优值，使电容处阻抗变化最小，有效提高信号传输质量。

本发明提出的一种优化高速链路电容处阻抗不连续性的方法，所述高速链路包括主板，所述主板包括发射端、电容和接收端；发射端与电容通过引出线l1、主板主走线l2相连，电容与接收端通过连接线l3相连；

所述方法包括以下步骤：

在l2与电容之间增加过渡区走线a1，在电容与l3之间增加过渡区走线a2；

调整a1和a2阻抗，并针对a1和a2不同阻抗进行时域反射计仿真；

根据仿真结果对比a1和a2不同阻抗时，所述高速链路阻抗连续性情况；

根据对比结果，确定a1和a2最佳阻抗值。

优选地，l2与a1长度之和保持定值。

优选地，l3与a2长度之和保持定值。

优选地，所述高速链路为pcie链路。

本发明中提供的一种优化高速链路电容处阻抗不连续性的方法，在电容前后增加过渡区走线，通过仿真过渡区走线在不同阻抗情况下对链路整体特性的影响，得到过渡区走线阻抗的最优值，使电容处阻抗变化最小，有效提高信号传输质量。

附图说明

图1为本发明提出的一种优化高速链路电容处阻抗不连续性的方法的流程图；

图2为高速链路各段走线长度图；

图3为过渡区a1为80ohm，a2为83ohm的链路时域反射计仿真图；

图4为过渡区a1为87ohm，a2为90ohm以及a1为93ohm，a2为95ohm的链路时域反射计仿真图；

图5为高速链路时域反射计局部放大图及阻抗测量。

具体实施方式

如图1-5所示，图1为本发明提出的一种优化高速链路电容处阻抗不连续性的方法的流程图；图2为高速链路各段走线长度图；图3为过渡区a1为80ohm，a2为83ohm的链路时域反射计仿真图；图4为过渡区a1为87ohm，a2为90ohm以及a1为93ohm，a2为95ohm的链路时域反射计仿真图；图5为高速链路时域反射计局部放大图及阻抗测量。

下面结合附图和实施例对本发明进行详细的描述。

一种优化高速链路电容处阻抗不连续性的方法，包括以下步骤：

s1：将pcie高速链路中走线分为发射端引出线l1、主板主走线l2、l2与电容间过渡区走线a1、电容与接收端间连接线l3和电容与l3间过渡区走线a2；

s2：调整a1和a2阻抗，并针对a1和a2不同阻抗进行时域反射计仿真，其中，l2与a1长度之和保持定值，l3与a2长度之和保持定值；

s3：根据仿真结果对比a1和a2不同阻抗时，所述高速链路阻抗连续性情况；

s4：根据对比结果，确定a1和a2最佳阻抗值。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。

技术特征：

技术总结
本发明公开了一种优化高速链路电容处阻抗不连续性的方法，所述高速链路包括主板，所述主板包括发射端、电容和接收端；发射端与电容通过引出线L1、主板主走线L2相连，电容与接收端通过连接线L3相连；所述方法包括以下步骤：在L2与电容之间增加过渡区走线A1，在电容与L3之间增加过渡区走线A2；调整A1和A2阻抗，并针对A1和A2不同阻抗进行时域反射计仿真；根据仿真结果对比A1和A2不同阻抗时，所述高速链路阻抗连续性情况；根据对比结果，确定A1和A2最佳阻抗值。本发明公开的方法，在电容前后增加过渡区走线，通过仿真过渡区走线在不同阻抗情况下对链路整体特性的影响，得到过渡区走线阻抗的最优值。

技术研发人员：荣世立
受保护的技术使用者：郑州云海信息技术有限公司
技术研发日：2018.05.30
技术公布日：2018.11.02