低延迟指令调度器及过滤猜测访问方法与流程

本发明涉及指令调度器。

背景技术：

现有的芯片架构中，如有指令支配控制器设计并透过局部内存总线与某些特定微处理器相连时，会产生一些多余重复的存取，当微处理器透过内存总线通知已写入数个指令到指令支配器时，即可能因多余的存取而让指令支配控制器误以为微处理器写入了更多的指令，进而导致系统芯片运作错误。

技术实现要素：

本发明的目的之一在于提供低延迟指令调度器，保证系统运作的正确性不受猜测性存取影响。

本发明的目的之二在于提供过滤猜测访问方法，有效过滤猜测性重复存取。

实现上述目的的技术方案是：

本发明之一的低延迟指令调度器，通过局部内存总线连接微处理器，所述低延迟指令调度器包括指令数寄存器一和指令数寄存器二，

每一次微处理器更新指令数时，会轮流更新指令数寄存器一和指令数寄存器二；

连续写入指令数寄存器一或指令数寄存器二的指令数会被过滤掉。

优选的，还包括指令内存。

优选的，还包括：将指令数寄存器一的值和指令数寄存器二的值相加后并更新存储的指令寄存器三。

本发明之二的基于上述低延迟指令调度器的过滤猜测访问方法，每一次微处理器更新指令数时，轮流更新指令数寄存器一和指令数寄存器二；过滤掉连续写入指令数寄存器一或指令数寄存器二的指令数。

本发明的有益效果是：本发明通过将指令计数寄存器多复制一份，轮流更新指令数寄存器一和指令数寄存器二；连续写入指令数寄存器一或指令数寄存器二的指令数会被过滤掉。从而避免因某些微处理器的猜测性重复存取而增加不可预期的指令个数的情况，使连接于特定局部内存总线之指令调度器正常运作，不受重复存取影响。

附图说明

图1是本发明的低延迟指令调度器接收猜测性重复存取时的结构状态图；

图2是现有技术的低延迟指令调度器接收猜测性重复存取时的结构状态图。

具体实施方式

下面将结合附图对本发明作进一步说明。

请参阅图2，现有技术中，当每次微处理器写入命令后，微处理器会再次写入指令计数寄存器告知指令支配控制器这回合准备了多少个指令。某些特定微处理器会因为猜测性存取，而重复了这个“写入指令计数寄存器”的动作，导致中央指令调度器认为有更多的指令已经写入了，将使此指令调度器发生无可挽回的错误。

请参阅图1，本发明的低延迟指令调度器，通过局部内存总线连接微处理器，低延迟指令调度器包括指令数寄存器一100和指令数寄存器二200。

第一次更新指令数(写入4个指令)时，会写入指令数寄存器一100。第二次微处理器更新指令数(写入2个指令)时，会更新指令数寄存器二200，第三次更新指令数时会再次更新指令数寄存器一100。即：必须轮流更新指令数寄存器一100和指令数寄存器二200，才是有效的更新。若第二次微处理器更新指令数后，随之若产生猜测性存取时，会再次更新指令数寄存器二200，不符合预期，即：连续写入指令数寄存器一100或指令数寄存器二200的指令数会被过滤掉，不会更新指令个数，从而避免因某些微处理器的猜测性重复存取而增加不可预期的指令个数的情况。

另外，低延迟指令调度器还包括指令内存和指令寄存器三。指令寄存器三300用于将指令数寄存器一100的值和指令数寄存器二200的值相加后更新存储。本实施例中，更新后指令寄存器三300中值为6。

本发明之二的基于上述低延迟指令调度器的过滤猜测访问方法，每一次微处理器更新指令数时，轮流更新指令数寄存器一100和指令数寄存器二200；过滤掉连续写入指令数寄存器一100或指令数寄存器二200的指令数。

以上实施例仅供说明本发明之用，而非对本发明的限制，有关技术领域的技术人员，在不脱离本发明的精神和范围的情况下，还可以作出各种变换或变型，因此所有等同的技术方案也应该属于本发明的范畴，应由各权利要求所限定。

技术特征：

技术总结
本发明公开了低延迟指令调度器，通过局部内存总线连接微处理器，所述低延迟指令调度器包括指令数寄存器一和指令数寄存器二，每一次微处理器更新指令数时，会轮流更新指令数寄存器一和指令数寄存器二；连续写入指令数寄存器一或指令数寄存器二的指令数会被过滤掉。本发明还公开了过滤猜测访问方法。避免因某些微处理器的猜测性重复存取而增加不可预期的指令个数的情况，使连接于特定局部内存总线之指令调度器正常运作，不受重复存取影响。

技术研发人员：洪振洲;李庭育;陈育鸣;魏智汎
受保护的技术使用者：江苏华存电子科技有限公司
技术研发日：2018.07.19
技术公布日：2018.12.18