1.本发明属于芯片封装领域，具体涉及一种基于高速并行接口的芯片封装方法。
背景技术：
2.由图1可以看出，处理器芯片想要通过并行接口访问外部存储器，并行总线接口都是通过pcb板连接到外设存储上，由于并行接口一般32位甚至64位方式访问，同时还有地址线和控制线，因此并行接口至少有六十多根信号需要引出，给pcb布局布线带来很大的困难，需要更多层数完成布线，同时会占用很大的pcb面积，不利于系统小型化。高速并行接口对访问时序有着较高的要求，这么多根信号做等长和信号完整性处理是一个复杂的系统工程，这就造成每块板的高速并行接口设计成为了系统的风险点。
技术实现要素：
3.(一)要解决的技术问题
4.本发明要解决的技术问题是如何提供一种基于高速并行接口的芯片封装方法，以解决目前高速并行接口占用电路板面积同时布线困难等问题。
5.(二)技术方案
6.为了解决上述技术问题，本发明提出一种基于高速并行接口的芯片封装方法，该方法包括：将芯片高速并行接口封装成一个标准并行接口，标准并行接口通过满足高速传输要求的并行线缆接到外设接口上或者pcb板的标准高速并行接口上，实现芯片对外设的访问。
7.进一步地，裸芯片设计时，将裸芯片的高速并行接口引到裸芯片背面。
8.进一步地，芯片封装时，标准并行接口封装在芯片背面。
9.进一步地，标准并行接口通过片上总线连接裸芯片的高速并行接口。
10.进一步地，并行线缆应符合芯片对并行接口时序的要求。
11.进一步地，外设为存储器。
12.进一步地，所述标准并行接口通过满足高速传输要求的并行线缆接到pcb板的标准高速并行接口上具体包括：存储器的标准并行接口焊到pcb上，芯片上标准并行接口通过并行线缆连接到pcb的标准并行接口上。
13.进一步地，pcb的标准并行接口通过板上信号线连到存储器上。
14.进一步地，所述标准并行接口通过满足高速传输要求的并行线缆接到外设接口上具体包括：存储器也将标准并行接口封装到存储器背面，通过并行线缆实现芯片的标准并行接口到存储器的标准并行接口的连接。
15.本发明还提供一种基于高速并行接口的芯片封装方法，该方法包括如下步骤：
16.s1、裸芯片设计时，将裸芯片的高速并行接口引到裸芯片背面；
17.s2、芯片封装时，并行接口以标准并行接口的形式封装在芯片背面；
18.s3、制作标准的并行线缆，该并行线缆应符合芯片对并行接口时序的要求；
19.s4、并行总线连接；芯片与存储器间有两种连接方式：
20.第一种，存储器的标准并行接口焊到pcb上，芯片上标准并行接口通过并行线缆连接到pcb的标准并行接口上，pcb的标准并行接口通过板上信号线连到存储器上；
21.第二种，存储器也将标准并行接口封装到存储器背面，通过并行线缆实现芯片的标准并行接口到存储器的标准并行接口的连接。
22.(三)有益效果
23.本发明提出一种基于高速并行接口的芯片封装方法，本发明涉及处理器芯片的封装方式，具体发明了一套用于高速并行接口的封装接口，主要用于处理器芯片方便通过并行接口访问外设，降低高速并行接口设计复杂度。
附图说明
24.图1为传统并行总线布线方式；
25.图2为本发明的并行接口封装方式；
26.图3为本发明的连接方式1；
27.图4为本发明的连接方式2。
具体实施方式
28.为使本发明的目的、内容和优点更加清楚，下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
29.针对现有技术的不足，本发明拟解决的技术问题是目前高速并行接口占用电路板面积同时布线困难等问题。从芯片封装出发，将芯片的高速并行接口封装成一个标准并行接口，标准并行接口通过满足高速传输要求的并行线缆接到外设接口上或者pcb板的标准高速并行接口上，实现芯片对外设的访问，同时避免每次应用中重复设计的问题。
30.具体实施步骤如下：
31.s1、裸芯片设计时，将裸芯片的高速并行接口引到裸芯片背面。
32.s2、芯片封装时，并行接口以标准并行接口的形式封装在芯片背面，如图1所示。标准并行接口通过片上总线连接裸芯片的高速并行接口；
33.s3、制作标准的并行线缆，该并行线缆应符合芯片对并行接口时序的要求。线缆的实现方式相对于pcb设计阻抗更加统一、标准、可测及可控，能够为外设提供更良好的访问通路。
34.s4、并行总线连接；处理器芯片与存储器间有两种连接方式；
35.第一种，如图3所示，存储器的标准并行接口焊到pcb上，芯片上标准并行接口通过并行线缆连接到pcb的标准并行接口上，pcb的标准并行接口通过板上信号线连到存储器上，这种连接方式能兼容目前市面上存储器封装方式。
36.第二种，存储器也做类似与处理器芯片的封装方式，将标准并行接口封装到存储器背面，通过并行线缆实现芯片的标准并行接口到存储器的标准并行接口的连接。
37.本发明涉及处理器芯片的封装方式，具体发明了一套用于高速并行接口的封装接口，主要用于处理器芯片方便通过并行接口访问外设，降低高速并行接口设计复杂度。
38.以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人
员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。
技术特征：
1.一种基于高速并行接口的芯片封装方法，其特征在于，该方法包括：将芯片高速并行接口封装成一个标准并行接口，标准并行接口通过满足高速传输要求的并行线缆接到外设接口上或者pcb板的标准高速并行接口上，实现芯片对外设的访问。2.如权利要求1所述的基于高速并行接口的芯片封装方法，其特征在于，裸芯片设计时，将裸芯片的高速并行接口引到裸芯片背面。3.如权利要求2所述的基于高速并行接口的芯片封装方法，其特征在于，芯片封装时，标准并行接口封装在芯片背面。4.如权利要求3所述的基于高速并行接口的芯片封装方法，其特征在于，标准并行接口通过片上总线连接裸芯片的高速并行接口。5.如权利要求1所述的基于高速并行接口的芯片封装方法，其特征在于，并行线缆应符合芯片对并行接口时序的要求。6.如权利要求1所述的基于高速并行接口的芯片封装方法，其特征在于，外设为存储器。7.如权利要求6所述的基于高速并行接口的芯片封装方法，其特征在于，所述标准并行接口通过满足高速传输要求的并行线缆接到pcb板的标准高速并行接口上具体包括：存储器的标准并行接口焊到pcb上，芯片上标准并行接口通过并行线缆连接到pcb的标准并行接口上。8.如权利要求7所述的基于高速并行接口的芯片封装方法，其特征在于，pcb的标准并行接口通过板上信号线连到存储器上。9.如权利要求6所述的基于高速并行接口的芯片封装方法，其特征在于，所述标准并行接口通过满足高速传输要求的并行线缆接到外设接口上具体包括：存储器也将标准并行接口封装到存储器背面，通过并行线缆实现芯片的标准并行接口到存储器的标准并行接口的连接。10.一种基于高速并行接口的芯片封装方法，其特征在于，该方法包括如下步骤：s1、裸芯片设计时，将裸芯片的高速并行接口引到裸芯片背面；s2、芯片封装时，并行接口以标准并行接口的形式封装在芯片背面；s3、制作标准的并行线缆，该并行线缆应符合芯片对并行接口时序的要求；s4、并行总线连接；芯片与存储器间有两种连接方式：第一种，存储器的标准并行接口焊到pcb上，芯片上标准并行接口通过并行线缆连接到pcb的标准并行接口上，pcb的标准并行接口通过板上信号线连到存储器上；第二种，存储器也将标准并行接口封装到存储器背面，通过并行线缆实现芯片的标准并行接口到存储器的标准并行接口的连接。
技术总结
本发明涉及一种基于高速并行接口的芯片封装方法，属于芯片封装领域。本发明从芯片封装出发将高速并行接口封装成一个标准并行接口，标准并行接口通过满足高速传输要求的并行线缆接到外设接口上或者PCB板的标准高速并行接口上，实现对处理器对外设的访问。本发明用于处理器芯片方便通过并行接口访问外设，降低高速并行接口设计复杂度。高速并行接口设计复杂度。高速并行接口设计复杂度。
技术研发人员：候俊马 宋鸿蕾 晋超超 梁宇宸 朱天成
受保护的技术使用者：天津津航计算技术研究所
技术研发日：2022.11.25
技术公布日：2023/3/7