一种基于多板卡互联的数据处理单元芯片原型验证方法及装置与流程

本发明涉及芯片验证，尤其涉及一种基于多板卡互联的数据处理单元芯片原型验证方法及装置。

背景技术：

1、随着集成电路制造工艺的发展，单颗晶片上集成的逻辑门数量也在成指数上升，动辄数亿门规模的数字专用集成电路(application specific integrated circuit，asic)芯片也已司空见惯。但与此对应的芯片验证方法学近二十年来并没有质的提高，随着设计复杂度的提升，验证花销已经成为芯片设计成本中的最大部分。其中现场可编程门阵列(field programmable gatearray，fpga)原型验证是芯片验证流程中除了仿真验证之外最重要的一部分，设计者需要将设计的寄存器传输级(registertransfer level，rtl)代码映射到fpga逻辑阵列中，然后以接近实际芯片测试的方式验证代码逻辑，以发现其中缺陷。

2、近年来数据处理单元(dataprocessing unit，dpu)芯片作为asic芯片中的一类，具有数亿门电路的规模以及千兆以上的主频需求。其全部逻辑无法映射到单颗fpga芯片中，多颗fpga芯片互联实现dpu芯片原型验证已经是主要研究方向。

3、关于如何基于多块携带单颗fpga芯片板卡之间能够实现数据交互、逻辑资源分配，以容纳全部的dpu芯片逻辑，现有主流方案采用新思科技haps原型验证平台，其自带软件能够支持rtl级单板多芯片和多板自定义分割，基于时序驱动和约束控制的逻辑划分，自动插入时分复用(time division multiplexing，tdm)模块，用户无需考虑底层逻辑分割以及tdm的实现。但该方案需要其自带的软件来进行操作，底层逻辑分割以及tdm互联对用户不可见，遇到问题只能依靠原厂工程师，不易调试解决问题；同时自动逻辑划分导致每颗fpga内部时钟速度达到30m左右，明显降低原型验证的性能；并且存在高额的验证费用，增加了芯片设计的成本。

技术实现思路

1、鉴于此，本发明实施例提供了一种基于多板卡互联的数据处理单元芯片原型验证方法及装置，以消除或改善现有技术中存在的一个或更多个缺陷，解决现有原型验证方案需要使用专用软件进行操作、由于底层逻辑不可见，遇故障不易进行调试与维修、原型验证性能低、成本高的问题。

2、一方面，本发明提供了一种基于多板卡互联的数据处理单元芯片原型验证方法，其特征在于，所述方法在多块现场可编程门阵列板卡中执行，包括以下步骤：

3、在单块现场可编程门阵列板卡中，将现场可编程门阵列芯片中多路数据处理单元逻辑形式的数据流转换为总线互联协议支持的多路第一标准总线数据流；对所述第一标准总线数据流进行仲裁编码，合并得到单路第一标准总线数据流；将所述第一标准总线数据流发送至用于连接不同现场可编程门阵列板卡的高速串行数据传输接口；

4、接收其他现场可编程门阵列板卡发送的单路第二标准总线数据流，并对所述第二标准总线数据流进行译码，分解得到多路第二标准总线数据流；将所述第二标准总线数据流转换为多路数据处理单元逻辑形式的数据流，发送至相应的目的逻辑模块；

5、在多块现场可编程门阵列板卡间，利用所述高速串行数据传输接口进行数据传输，实现板间通信。

6、在本发明的一些实施例中，将现场可编程门阵列芯片中多路数据处理单元逻辑形式的数据流转换为总线互联协议支持的多路第一标准总线数据流，还包括：

7、所述总线互联协议提供标准的总线协议和接口，所述接口采用axi总线标准。

8、在本发明的一些实施例中，基于预设的总线仲裁机制对所述第一标准总线数据流进行仲裁编码，所述总线仲裁机制采用集中式仲裁、分布式仲裁和基于时间仲裁中的一种。

9、在本发明的一些实施例中，所述第一标准总线数据流经过平权仲裁合并为所述第一标准总线数据流。

10、在本发明的一些实施例中，在多块现场可编程门阵列板卡间，利用所述高速串行数据传输接口进行数据传输，实现板间通信，还包括：

11、所述高速串行数据传输接口采用高速串行计算机扩展总线标准。

12、另一方面，本发明提供一种基于多板卡互联的数据处理单元芯片原型验证装置，其特征在于，所述装置包括：

13、多块互联的现场可编程门阵列板卡；

14、每块现场可编程门阵列板卡包括多个数据处理单元数据流发送单元、数据流转换单元、标准总线互联协议仲裁译码单元、高速串行总线协议收发单元；所述数据处理单元数据流发送单元用于发送或接收数据处理单元逻辑形式的数据流；所述数据流转换单元用于实现数据处理单元逻辑形式的数据流与标准总线数据流之间的数据形式转换；所述标准总线互联协议仲裁译码单元用于对多路标准总线数据流进行仲裁编码与译码；所述高速串行总线协议收发单元用于现场可编程门阵列板卡之间的通信。

15、在本发明的一些实施例中，所述现场可编程门阵列板卡之间通过光纤进行连接。

16、在本发明的一些实施例中，所述标准总线互联协议仲裁译码单元采用axi总线标准。

17、在本发明的一些实施例中，所述高速串行总线协议收发单元的高速串行数据传输接口采用高速串行计算机扩展总线标准。

18、另一方面，本发明还提供一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现如上文中提及的任意一项所述基于多板卡互联的数据处理单元芯片原型验证方法的步骤。

19、本发明的有益效果至少是：

20、本发明提供一种基于多板卡互联的数据处理单元芯片原型验证方法及装置，包括：在单块fpga板卡中，将多路数据处理单元逻辑的数据流转换为总线互联ip支持的多路标准总线数据流；对多路标准总线数据流进行仲裁编码，合并得到单路标准总线数据流；将单路标准总线数据流发送至高速串行数据传输接口，以进行板间通信；接收其他fpga板卡发送的单路标准总线数据流，并对单路标准总线数据流进行译码，分解得到多路标准总线数据流；将多路标准总线数据流转换为多路数据处理单元逻辑的数据流，发送至相应的目的逻辑模块。本发明提供的方法实现了基于多颗fpga芯片的dpu芯片原型验证。进一步的，利用fpga自带的高速串行总线ip，实现多个fpga板间的高速互联通信，解决了多颗fpga芯片原型验证存在的性能低、不易调试的问题，同时，利用fpga自带的总线互联ip实现多条总线的时分复用。进一步的，利用fpga自带的高速串行总线ip和总线互联ip，不需增添处理模块等设备，降低成本。

21、本发明的附加优点、目的，以及特征将在下面的描述中将部分地加以阐述，且将对于本领域普通技术人员在研究下文后部分地变得明显，或者可以根据本发明的实践而获知。本发明的目的和其它优点可以通过在说明书以及附图中具体指出的结构实现到并获得。

22、本领域技术人员将会理解的是，能够用本发明实现的目的和优点不限于以上具体所述，并且根据以下详细说明将更清楚地理解本发明能够实现的上述和其他目的。

技术特征：

1.一种基于多板卡互联的数据处理单元芯片原型验证方法，其特征在于，所述方法在多块现场可编程门阵列板卡中执行，包括以下步骤：

2.根据权利要求1所述的基于多板卡互联的数据处理单元芯片原型验证方法，其特征在于，将现场可编程门阵列芯片中多路数据处理单元逻辑形式的数据流转换为总线互联协议支持的多路第一标准总线数据流，还包括：

3.根据权利要求1所述的基于多板卡互联的数据处理单元芯片原型验证方法，其特征在于，基于预设的总线仲裁机制对所述第一标准总线数据流进行仲裁编码，所述总线仲裁机制采用集中式仲裁、分布式仲裁和基于时间仲裁中的一种。

4.根据权利要求3所述的基于多板卡互联的数据处理单元芯片原型验证方法，其特征在于，所述第一标准总线数据流经过平权仲裁合并为所述第一标准总线数据流。

5.根据权利要求1所述的基于多板卡互联的数据处理单元芯片原型验证方法，其特征在于，在多块现场可编程门阵列板卡间，利用所述高速串行数据传输接口进行数据传输，实现板间通信，还包括：

6.一种基于多板卡互联的数据处理单元芯片原型验证装置，其特征在于，所述装置包括：

7.根据权利要求6所述的基于多板卡互联的数据处理单元芯片原型验证装置，其特征在于，所述现场可编程门阵列板卡之间通过光纤进行连接。

8.根据权利要求6所述的基于多板卡互联的数据处理单元芯片原型验证装置，其特征在于，所述标准总线互联协议仲裁译码单元采用axi总线标准。

9.根据权利要求6所述的基于多板卡互联的数据处理单元芯片原型验证装置，其特征在于，所述高速串行总线协议收发单元的高速串行数据传输接口采用高速串行计算机扩展总线标准。

10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该程序被处理器执行时实现如权利要求1至5中任一项所述方法的步骤。

技术总结
本发明提供一种基于多板卡互联的数据处理单元芯片原型验证方法及装置，包括：在单块FPGA板卡中，将多路数据处理单元逻辑的数据流转换为总线互联IP支持的多路标准总线数据流；对多路标准总线数据流进行仲裁编码，合并得到单路标准总线数据流；将单路标准总线数据流发送至高速串行数据传输接口，以进行板间通信；接收其他FPGA板卡发送的单路标准总线数据流，并对单路标准总线数据流进行译码，分解得到多路标准总线数据流；将多路标准总线数据流转换为多路数据处理单元逻辑的数据流，发送至相应的目的逻辑模块。本发明提供的方法使用FPGA自带的总线互联IP和高速串行总线IP，实现了基于多颗FPGA芯片的DPU芯片原型验证，性能高且成本低。

技术研发人员：马伟硕
受保护的技术使用者：中科驭数（北京）科技有限公司
技术研发日：
技术公布日：2024/1/25