专利名称：硬件实现的请求取数周期的系统接口的制作方法
技术领域：
本发明总的说来属于数据处理系统领域，较具体地说，是关于在取包含所需信息的那个段的说明期间中止存贮管理部件的操作的一种逻辑，段说明用以指出本段在主存中的地址。
为了使数据处理系统在多道程序环境下能更有效地工作，主存中的信息往往以段的形式组织。当要求该数据处理系统为附加的一个作业执行一个程序时，操作系统必须得为这个程序以及该程序要处理的信息找到在主存中的存贮空间。因此操作系统要为该信息分配一个存贮区，必要时也为该程序分配有贮区。存在存贮区中的信息具有段的形式有这个段的第一个字单元在主存中的地址，还有大小通常为128或255的一系列相邻单元，用以存放属于这个段的除了上述单元地址此外的其余字。存放某一个所需字的单元地址等于第一个字的单元地址加上位偏移量。
因为信息可以在主存中任一物理地址单元上结束而该程序又必须存取此数据，为此，该程序将保持所要单元的一个逻缉地址。所以，在操作系统把存贮空间分配给所需存贮的信息时，必须提供逻缉地址到物理地址的一种转换。因此操作系统生成一个由段说明组成的翻译表。
对于主存中的每一个段均有一个段说明。段说明含有本段的第一个字在主存的物理地址。把逻缉地址用于该翻译表即可读出适当的段说明。
在采用原有技术的那些系统中，如果所寻找的那个段说明不在段表中，操作系统就呼叫一个固定例行程序去取那个段说明并把它存放在转换表中。然后，该固件例行程序返回到操作系统软件，以便再次用逻缉地址来访问这个翻译表。这时，这个段的说明被存入翻译表，其物理地址则利用段说明中的物理地址加上位移量被计算出来，为了要段说明而访问翻译表、利用固件程序去取这个段说明，然后再次访问翻译表这样几件事所花的时间是相当多的。使用段说明的这种分段系统在专利号为4，320，451、题为“ExtendedSemaphoueArchitecture(扩充的信号灯体系结构)”的美国专利中作了说明。
下列的专利申请和本申请一样转让同一受让人，该申请具有相关的主题，现把它收编在此供参考美国专利申请，题为“PresentBitRecycleandDetectLogicforaMemoryManagementUnit”发明人是LiowelynS.Domwell、RicherdP.Brown、ArtherPeters和JohnL.Curley，于1986年4月7日申请，申请号为848，513。
本发明的基本目的是获得一个改善了的数据处理系统。
本发明的目的之一是得到一个改善了存贮管理系统的数据处理系统。
本发明的另一个目的是得到一个使翻译表装置的操作得以改善的存贮管理系统。
本发明的进一步目的是使带有上述翻译表设备的存贮管理系统在取一个当前不在翻译表中的段说明时减少其总的处理时间。
通过阅读下面的说明和相应的图解能够明白上述的和进一步的目的以及本发明的优点。
一个数据处理系统包括一个中央处理器(CPU)、一个主存贮器，两者都与一个系统总线和一个扩展的存贮管理部件(EMMU)相连。主存贮器被用来以段的形式存贮数据。段一般说来包含多达256个16位的字。
EMMU包含用来存放段说明的一个翻译表，每个段说明含有本段的第一个字在主存中的单元的物理地址。CPU通过向EMMU发送一个逻辑地址的办法从主存那里索取数据。这个逻缉地址用来寻曳氡碇写娣糯硕嗡得鞯囊桓龅ピMMU把一个偏移量与本段的起始物理地址相加以产生该段中的相应数据字在主存中的单元地址。
如果该段说明不在EMMU的翻译表中，那么EMMU和CPU的正常操作被挂起并通过CPU对主存作出一个取数请求以便得到所需要的段说明。实现上述功能的第一步是中止CPU时钟以便停止正常的EMMU和CPU操作。
然后，提供这样一种逻缉功能暂时放弃中断了的时钟周期以便建立为开始一个请求取数周期所用的系统总线地址和控制信号，借此得到存放在主存贮器中的所请求的段说明。
EMMU负责生成该段说明在主存贮器的存贮单元的地址，方法是把那个不在的段说明在翻译表中的位移量与段说明表的物理基地相加。EMMU还负责把相加的结果送到CPU。
CPU请求系统总线产生要求取数的操作，以便从主存贮器中读出此段说明并把它送到EMMU，在EMMU中，这个段说明被存放在它的逻缉地址指出的翻译表中的相应单元中。
EMMU利用现有的那个段说明的物理地址加上相应的偏移量产生一个主存贮器地址并对CPU发出请求以便让系统总线索取本程序所需的数据，这样一来，正常的操作就继续下去了。
下面的一组图用以说明如何实现本发明的方法以及如何制作本发明的设备的方法。利用这组图和后面的详细说明能够很好地理解该设备的工作方式，在这组图中，相同的引用编号在不同的图中均代表同样的元素，其中
图1是整个数据处理系统的方框图。
图2是CPU和EMMU的要求取数操作的详细框图。
图3是详细的时钟电路图。
图4是详细的EMMU的缺席检测逻缉图。
图5是详细的后半周的总线周期逻缉图。
图6是详细的总线请求逻缉图。
图7是详细的总线控制逻缉图。
图8是详细的EMMU映象逻缉图。
图9是详细的EMMU段说明的数据多路转换逻缉图。
图10是详细的固件机构图。
图11是详细的高速暂存器的请求逻辑图。
图12是详细的EMMU的存取检试逻缉图。
图13是请求取数周期的时间图。
图1表示一个数据处理系统的总框图。主存贮器9贮存以字为单位的信息，每个字有16位。所有字以段的形式组织在一起，每段不超过128个字。扩展的存贮管理部件(EMMU)3包括一个从逻缉地址到物理地址的翻译器。该翻译器最多可以存放128个段说明，每个段说明包含该段的第一个字在主存贮器9中的所在单元的物理地址。
中央处理部件(CPU)1经过本地总线15把主存贮器9中的一个字的逻缉地址送到EMMU3。EMMU从翻译表中读出其段说明并把一个偏移量与读出的那个段说明的物理地址部分相加，产生出所要的那个字的真正的主存贮器9的地址。因为该段说明的物理地址部分是这个段的第一个字的位置，所以加上位移后便给出该段中所要的那个字的位置。所谓逻缉地址是指软件规定的地址。操作系统既负责把信息分配给各个段，每个段各自有在主存贮器9中的物理地址，还负责给出一个翻译表以指明用来存放信息的主存贮器9中的实际地址单元。
EMMU3要么把这个实际地址送回到CPU1，CPU1则利用它向主存贮器9索取信息，要么在高速暂存器开放的条件下，把这个实际地址送到高速暂存器5。暂存器5含有当前存放在主存贮器9中的，系统13正在处理的那个现行软件程序最可能使用的信息。如果该信息不在高速暂存器5中，那么，暂存器5将从主存贮器9中索取信息。
CPU1，若干外围控制器和主存贮器9共同借助于一个总线接口一起连接到系统总线11。该总线接口在编号为4，030，075题为“具有分布式优先数网络的数据处理系统”的美国专利中作了说明。高速暂存器5直接与系统总线11联接。如果暂存器5没有EMMU3所需的信息，它将去主存贮器9中取那个信息以及相邻单元中的若干字，把它们存放在暂存器5中。从概率意义上讲，下一单元中的那个字将是下一个取数周期所需要的。
图2是EMMU3、CPU1和系统总线11的一部分的方块图，这个图展示了在所要的段说明不在翻译表中的情况下中止EMMU的操作并向主存贮器9索取段说明这一过程所涉及的各个逻缉框。因为段说明的长度是32位，主存贮器9中的信息则以16位长的字形式存放，所以为了把双字长的段说明从主存传送到EMMU9中的翻译表，需要系统总线11的两个周期。
EMMU3中的缺席检测逻辑4存放由段说明组成的翻译表并接收来自CPU1的经过本地总线16的逻缉地址，以便从翻译表中由逻缉地址指出的单元中读出段说明。如果这个段说明不在那个逻缉地址单元内，那么将产生三个信MMURDE信号指出未找到段说明，MMUMIS信号用于控制系统总线的请求取数周期，MRDSTL信号则用来中止EMMU3的时钟逻缉。这时，请求取数操作就开始，该操作将通过系统总线11把双字段说明从主存贮器9送到EMMU3以便存入翻译表中。在接收到段说明之后，通过重新启动被中断的时钟并对系统总线11或高速暂存器5发出存取请求，使正常的操作继续下去。
时钟电路2为EMMU3产生时钟信号MCLOCK。但是当它收到时钟中止信号MRSTL时，EMMU3的时钟信号McLock就停止运行，直到两个字的段说明从主存贮器9中接收到以后再运行。
固件机构6包含一个控制存贮用的存贮器，此存贮器用以存贮控制CPU1、高速暂存器5和EMMU3的操作所用的控制信号。当时钟信号Mclock被中止时，该固件机构也就被阻止按照正常顺序运转，从而使EMMU3在它收到段说明之前不能执行其正常的功能。
后半个总线周期逻缉8是对付MMURDE和MMUMIS信号用的，以便产生信号MISDTA和MISDTB。MISDTA用来控制从主存贮器9中经由系统总线11接收段说明的头一个字，MISDTB则用来控制该段说明的第二个字的接收并指出请求取数这一操作的结束。
后半总线周期逻缉8还产生信号SDUNAV，此信号向EMMU的缺席检测逻缉4指出系统总线11不承认对主存贮器9的取数请求，该时钟应当按照指出的系统错误重新开始。
系统总线请求逻缉12随信号MMUMIS产生一个信号MYASKK，这是为了请求系统总线11做请求取数操作，也是为了在EMMU3收到以要的段说明之后能够继续执行原先的操作。
系统总线的控制信号生成逻缉10响应MYASKK信号对系统总线11提出请求，并提供一个总线信号，以指出这是一次双字取数和请求取数操作。该逻缉对来自系统总线11的一个认可信号作出反应，以便使EMMU3与系统总线11接通，并送出一系列控制信号，其中包括引起两个字的双重取数周期的一个信号和一个用来指示这是一次请求数申请的信号。
EMMU的变换逻缉16把缺席段说明的位移量与段说明表的物理基址相加，以生成这个段说明的存贮单元在主存贮器9中的地址GJAD，并经由23个地址信号GJAD和23个驱动器11-2把那个地址送出到系统总线11上。
EMMU的段说明/数据多路转换器20借助于接收器11-1从系统总线11的数据总线(BSDT)部分接该段说明的那两个字。信号MISDTA和MISDTB分别用来控制第一个字和第二个字存入翻译表。
当CPU1向高速暂存器5请求数据时，暂存器请求逻缉被用来控制CPU1对这个暂存器5的存取。信号MMURDE用来使高速暂存器请求逻缉14在请求取数操作期间不向暂存器提出请求。
EMMU的存取检验逻缉18接收MMURDE信号，以便在请求取数周期内禁止对存取错误进行校验。
图3展示了CPU中的时钟电路2的详细逻缉，该电路产生两个互补的时钟信号。在典型情况下，每个信号在80毫微秒期间处于高电平，再一80毫微秒期间则处于低电平。时钟信号是借助于一个时钟延时信号CLKDLY-通过延时线2-12重复循环而产生的。开关2-2用来调整时钟周期的80毫微秒的定时间隔。
假定信号CLKDLY-一开始时以高电平作用于一个NAND门2-4。这将使信号CDLOOO处于低电平。信号CDLOOO-作用于一个NOR门2-6。输出信号CDHOOO-变低并作用于延时线2-12的一个输入端而产生信号CLKDLY-，此信号在80毫微秒之后变低。信号CLKDLY-的定时是借助于开关2-2确定的，这个开关建立一个或者多个来自端点75、90、105和120的延时线信号CDH062-，CDH075-，CDH087-和CDH100。延时线2-12的150毫微秒的延时输出点被接地。
时钟延时信号CLKDLY-变低时导致来自NAND门2-4的输出信号CDLOOO-变高。假定ECL180-和ECL288为高，则NOR门2-6的输出信号CDHOOO-将变高。80毫微秒之后，时钟延时信号CLKDLY-将再次变高并重复新的周期。
在每个80毫微秒的周期内，来自延时线2-12的信号CDH025-跟随着大约延时了25毫微秒的信号CDHOOO从而通过或门2-16产生时钟信号MCCOCK+，通过反相器2-14则产生互补的时钟信号MCLOCK-。
时钟信号MCLOCK+和MCLOCK-可能由于许多原因而被中止，这种状态是由信号MISCSTL-变低来指出的。时钟信号的中止将使信号CDLOOO-、CDHOOO-和CLKDLY-保持在高电平，所以时钟信号MCLOCK+维持在高电平，而时钟信号MCLOCK-则维持在低电平。
当EMMU3接收到要一个段说明的请求而那个段说明又不在它那里时，EMMU3将强迫执行两个系统总线11的周期，以便从主存贮器9中读入32位的段说明。存贮在主存贮器9中的信息是以16位长的字的形式组织的。因为每个段说明有32位，所以需要两个系统总线周期把一个段说明从主存贮器9传送到EMMU3。在EMMU3向主存贮器9和系统总线11发送地址信息，并通过系统总线11从主存贮器9接收两个字这段时间内，EMMU3始终处于中止工作方式。来自触发器4-20(图4)的信号MRDSTL-作用于NOR门2-10且使本信号变低以便中止这个时钟。信号MTT310用在高速暂存器5收到的地址不存在时中止此时钟，而信号WRISTL-则在受固件控制的情况下中止此时钟。这时，作用于负或门2-8的输出信号WCISTL-被强制变低。只要中止信号MRDSTL-维持在低电平，作用于NOR门2-6的那个输出信号ECL228就使信号CDHOOO-保持在低电平。因此，时钟延时信号CLKDLT-变低时将使信号CDLOOO抬高，但是这不影响NOR门2-6，因为信号ECL228为低电平。此时的时钟信号MCLOCK+降低而MCLOCK-则抬高。信号ECL180使时钟增加20毫微秒，信号ECL200则使时钟增加40毫微秒，这视固件机构的要求而定。
时钟信号MCP100+是经过延时线2-20和反相器2-22产生的，它落后于时钟信号MCLOCK-大约70毫微秒，MCP100+这个信号作用于图4中的一个AND(与)门4-10。信号MCLOCK-、CDLOOO-、ECL228和ECL180-都作用于一个NAND门2-18以产生一个时钟信号MCPOOO+，而它又作用于延时线路2-20的输入端。注意信号MCP100+也落后于由信号ECL180-和ECL200-引起的扩充时钟周期大约70毫微秒。延时线路2-20还产生信号MCP120-和MCP160-，这两个信号分别比信号MCP100-落后大约20毫微秒和60毫微秒，它们共同作用于图10中的触发器6-20。此外反相器2-24还产生信号MCP120-。
图4展示了EMMU的缺席检测逻缉4。段说明表4-2用来存放各个段说明字，表的总长通常为128个字，段说明字包含各个段的第一个字在主存贮器中的物理地址。把一个偏移量与EMMU3中被寻址的一个段说明的物理地址部分相加所得的结果就是所需要的EMMU3的16位字的单元在主存贮器9中的真实地址。
存在位逻缉4-4确定所访问的那个段说明是否在段说明表4-2之中。在和本发明有关的题为“PresentBitRecycleandDetectLogicforaMemorymanagementUnit(存贮管理部件的存在位重复周期和检测逻辑)”的那个专利申请中对此作了详细描述。如果所寻找的那个段说明不在段表4-2中，来自存在位置逻缉4-4的信号PRESENT-就抬高，从而使触发器4-6和4-18在时钟信号MISCLK+抬高的情况下满足触发条件。时钟信号MISCLK+是由作用于与门4-10的两个信号，即来自图3的定时信号MCP1000+和来自图10的存控信号CS1，共同产生的。
EMMU3现在启动系统总线11的一个周期，从主存贮器9中取所需要的段说明字。因为段说明的宽度是32位而主存中存贮的字是16位宽，所以，取一个段说明时需要取两个字。来自触发器4-18的信号MMURDE+和MMURDE-在整个双倍的取数周期内一直有效，来自触发器4-6的信号MMUMIS+和MMMMUMIS-则在主存贮器9承认取数周期已经成功之后才失效，这时，信号MMUMIS+和MMUMIS-复位到原始状态。
在EMMU3等待从主存贮器9中取入段说明期间，时钟信号MCLOCK+和MCLOCK-被抑制不变，从而使EMMU3的操作中止。在实现上述功能之前先要把时钟中止触发器4-20置1。信号MMURDE+作用于与门4-14。在下一个周期，时钟信号MCLOCK-抬高，来自与门4-14的作用于触发器4-20的信号MURDSC+也抬高，从而触发触发器4-20。输出信号MRDSTL作用于图3的负或门NOR2-10，当此信号变低时，通过强迫信号MCLOCK+保持低电位并保持MCLOCK为高电位的办法使时钟延时信号中止，这种状态一直保持到从主存贮器9中接收到段说明字为止。
图5表示后半周的总线周期逻缉8，这个逻缉产生信号MISDTA+和MISDTA-，还产生信号MISDTB+和MISDT-。在通过总线11从主存贮器9请求取段说明的第一个字的周期内，信号MISDTA+和MISDTA-起作用，信号MISDTB+和MISDTB-则在请求取段说明的第一字和第二字的整个期间都起作用。
信号MMUMIS-变低时导致触发器8-6和8-8工作，从而迫使输出信号MISDTA+和MISDTB+抬高，MISDTA-和MISDTB-降低。
图6表示总线请求逻辑12。当时钟信号MCLOCK+抬高时，触发器12-2置位，从而使作用于与门12-4的信号CAHDFE+抬高。这时，信号MMUMIC+(见图4)也抬高并作用于与门12-4的另一输入端，从而导致来自负或门(NOR)12-6的信号MYASKS-降低。这使触发器12-8置位而迫使输出信号MYASKK+变高、MYASKK-变低。
图7表示总线控制10的逻缉，如果没有较高优先权的部件需要系统总线11，它就占用系统总线11。当信号MTASKK+(图6)变高时，它就在系统总线11不忙的情况下请求使用这一总线，由总线忙信号BSBUSY-抬高来指示系统总线11不忙这种状态。上述两个抬高了的信号MYASKK+和BSBUSY-共同作用于一个负与门(NAND)10-22。输出信号MYREQS-的变低使触发器10-24置位，从而迫使输出信号MYREQT+抬高。这就把对系统总线11的一个请求经由一个驱动器11-34和信号BSREQT-放到了这个总线上。
如果CPU1具有请求系统总线11的最高优先权，即信号PRIORITY+为高电平，而且作用于NOR门10-32的下列4个响应信号，即总线认可信号BSACKR+，总线不认可信号BSNACKR+、总线等待信号BSWAIT+和系统清除信号BSMCLR+，为低电平的话，CPU1就可与系统总线11接通。
现在MY的数据周期触发器10-28因经过NAND门10-30的信号MTDCNS变低而置位，MTDCNS信号变低的原因是信号MYREQT+、PRIORITY和MYDCNR-抬高引起的。触发器10-28置位迫使信号MYDCNN+抬高和MYDCNN-降低，并使CPU1和EMMU3得此访问系统总线11。
信号BSDBPL被送到系统总线11上意味着向主存贮器9指出为了把段说明送到EMMU3需要两个存贮器取数周期。因为作用于负或/与门的信号MMUMIS-为低电平，所以作用于驱动器11-30的输出信号XTDBPL+为交电平。因为信号MYDCNN-为低电平，所以驱动器11-30产生系统总线11信号BSDPL-。
标志位BSDT11在信号MYDCNN-变低时经由驱动器11-32送到系统总线11上。多路转换器(MUX)10-6选通处于高电平的信号MMUMIS+(图4)以便使作用于驱动器11-32的信号MYDT113+抬高，从而产生信号BSDT111-。这时，信号MTWAIT+变低，因为这是一次读操作。在主存作写操作期间，本地总线信号BIXXIB将被送到系统总线11上。
当CPU1处于接收数据状态时，作用于NOR门10-32的承认信号BSACKR+、不承认的回答BSNACKR+或者等待回答BSWAIT+抬高，从而使触发器10-28因为低电平的信号MYDCNR-和来自NAND门10-30的高电位的信号MYDCNS-而复位。
当信号MYDCNN+变高时，由于来自NOR门12-10的信号MYASKR+变低而使图6中所示触发器12-8复位。这时，系统清除信号BSMCLR+降低。触发器12-8的复位迫使信号MYASKK+变低和MYASKK-升高。注意当信号MYASKK-升高时，再伴随经由NAND门12-12的时钟信号MCLOCK-降低和MYASKD升高情况下的MYASKC-信号的升高，将使触发器12-8满足置位的条件。
图7所示的触发器10-24在信号MYDCNN升高的情况下被复位，因为作用于NAND门10-22的信号MYASKK现在为低电平。请注意，如果系统总线11的回答未到并且信号BSWAIT为高电平，那么，触发器10-24将维持在置位状态，而且信号RSREQT-将如前所述那样再次请求系统总线11。
如果接收到的承认信号BSACKR+为高电平而且信号MYDCNM升高，触发器10-34就被置位，从而使信号BSACKF+升高。由于作用于NAND门14-10的信号MMURDE-降低，它又依次阻止了触发器14-16置位而迫使信号CAHRQS-升高，从而禁止了高速暂存器的一个申请周期。
参考图4，由于作用于NOR门4-8的信号RSACKR+变高而使复位信号MSREST-降低，从而使触发器4-6复位。这就迫使信号MMUMIS+降低和MMUMIS-升高。
存贮器时钟信号BSLOCK-和后半周总线周期信号BSSHBC-保持在高电平。也就是说，这两个信号处于不动作的状态。信号MMUMIS+的降低使来自NAND门10-10的输出信号CILOCK-变低。这时，存控信号CIRMWL-变低。因此，来自负与门10-12的信号MTRMWC+升高。但在这时，时钟信号BSLOCK-因信号MTDCNN-升高而维持在高电平，因此它就不工作。
此外，当承认信号BSACKF-下降时，触发器10-16置位，从而使信号MYRMWF-降低。信号MYSHBC+，即负与门10-20的输出，这时升高。但是因为MYDCNN-在升高状态，所以后中周的总线信号BSSHBC-保持在高电平，因而处于不工作状态。
图8展示了EMMU的变换逻缉，该逻缉产生存放在主存贮器9中的段说明的单元地址。段说明表在主存贮器中的起始地址是在启动该软件作业时借助于存控信号LDSTRG+存放在寄存器16-26的。所需要的段说明的地址是通过来自寄存器16-26的23位代号为TSTB-OO+到TSTB-22+的基地址信号与一个8位的位移量，即来自CPU寄存器16-24的信号MMADOO+至MMAD06+相加得到的。第8个信号是一个基础信号，它是由代号为MMADOO+到MMAD06+的7个信号右移一位后得到的，用以对双字节的段说明的右端的那个字进行寻址。信号MMAD00至MMAD06是作为来自CPU程序存器16-24的那个逻缉地址的一部分来看待的。
六个运算器用于产生段说明在主存贮器9中的地址。这些运算器采用的是74AS181A型逻缉电路，该电路在TexasInstraments出版的《设计工程师用的TTL数据手册》第二版中有着详细说明。
代号为16-12的两个运算器负责把作用于A输入端的低8位基地址信号TSTB15+到TSTB22+与作用于B输入端的8位位移量，即信号ADDR15+到ADDR22+相加。多路转接器选通这8个信号MMAD00-06，并作为基准以产生信号ADDR15+至ADDR22+。
代号为16-16的4个运算器在其输入端A上接收高15位的基地址信号ADDR00+至ADDR14+。多路转接器MUX16-10选通TSTB00-14这15个信号以产生ADDR00+到ADDR14+这15个信号。
由于作用于负或门16-4的信号变低，作用于MUX16-8和MUX16-10的选通信号ADTSTB+就抬高。这时，存控信号RDSTRG-变高。因此，作用于MUX16-8和16-10的输入端1上的诸信号就被选通。代号为16-12的6个运算器与一个进位生成器16-14相连，该生成器导致独立进位或行波传送进位。
代号为16-12的两个运算器做A+B+(进位结果)的运算，这一运算是在选通信号ADTSTB+为高，MMUMIS-和RDSTRG+为低，第4个端点的信号为高的条件下执行的。代号为16-16的4个运算器做A加进位的运算，这是因为4个选通信号AFIISO+，MMUM13-、RDSTRG+和MPUMAP-此时为低电平。信号MUPMAP变低时表示主存贮器9正在操作。作用在运算器16-16的B输入端上的信号MMAD00-14+均被忽略。
此外，作用在负与门NAND16-2上的信号MMUMIS+为高，信号MPUMAP-是非本质的，信号MAPPIN-为高，所以来自负与门16-6的信号AFIISO+降低。
来自编号为16-12和16-16的6个运算器的23个输出信号GJAD00-22+分别作用于它们的23个驱动器11-2，以便在信号MTDCNN-为低的时候产生23个系统总线11的地址信号BSAD00-到BSAD22-。
如果低8位的存贮器地址信号MMAD15+至MMAD22+不是全为高电位，也即至少有一位为低，那么来自NAND门16-18氖涑鲂藕臕DL255-变高。此外，存控信号CIDBPL-也为高。因此，来自NAND门16-20的输出信号GJDBPL-以及来自寄存器6-6(图10)作用于负或/与门10-2(图7)的存控信号CIBRLH+变低，从而产生双重取数的系统总线11的信号BSDBPL-以指示在正常操作期间两个主存贮器9的周期。
图9展示EMMU的段说明/数据的多换转接MUX20，MUX20在两个请求取数的周期内，经由系统总线11从主存贮器9那里接收作为数据总线信号BSDT00-15的段说明，信号BSDT00-15作用于MUX20-8的输入端1。系统输出数据信号SDDT10+21SDDT19+及SDDT1A+到SDDT1F+作用于随机存贮器(RAM′S)20-4和20-10的数据输入端。这16位被存贮在由MUX20-2接收到的地址信号SDAD0-7和信号MAD00-07+所指定的一个单元中。因为由固件产生的MUX20-2的选通信号EMMUMD+升高而使输入端1选通。在对系统总线11的第一个请求取数的周期内，由低电平的信号MISDTA-开放RAM20-4的写功能。信号MISDTA-作用于负NOR门20-6以迫使信号MRAMWO-降低，从而使RAM20-4能做写操作。
在第二个请求取数周期内RAM20-10允许写入，这是因为作用于负NOR门20-12的信号MISDTB-OA降低而迫使RAM20-10的允写信号MRAMW1-降低之故。在第一个请求取数周期内，段说明的前16位被写入RAM20-4，而在第二个请求取数周期内2把该段说明的后16位写入RAM20-10。
EMMU3的固件信号DCDG00-和DCDG02-分别作用于负NOR门20-6和20-12并在正常的读/写操作期间起作用。
参考图5，在系统总线11的两个周期内，触发器8-4先是被置位然后被复位，在这期间EMMU3也就先收到第一个字然后再收到第二个字。信号MYCHAN+升高的条件是系统总线11上有信息要访问CPU1。这就使触发器8-4置位，因为来自与门8-2的信号MYSHCM+变高。信号BSSHBC+升高表示有两个来自主存贮器9的取数周期，而信号BSAD19+的升高表示一个请求取数周期。信号BSSHBC+是从系统总线11上的信号BSSHBC-和接收器11-40得到的。信号13SAD19+则是从系统总线11的信号BSDA19-和接收器11-41得到的。来自触发器8-4的输出信号MTSHRM-变低而使触发器8-6复位，这是因为CJ的输入降低且CK的输入，即信号BSDPL+，升高以表示一次双倍的拉操作。
在系统总线11的第一、二周期完成之后，也就是在这个总线周期开始之后大约80毫微秒，系统总线的接通信号BSDCNB+变低，从而使触发器8-4复位。
当触发器8-4置位时，由它经过驱动器11-42和负或门8-12产生信号BSASKR-表示承认每个系统总线11的周期。此外，触发器8-8借助于信号MYSHRM-降低而复位，这是因为在第二个总线周期内CJ的输入变低和CK的输入信号BSDPL-变高的缘故。
触发器8-10的置位表示数据处理系统出现了故障，这时信号SDUNAV+升高，经或门8-14后，信号CLRMIS+也升高，再经反相器8-16得到低电平的信辉CLRMIS-，这个信号作用于触发器8-6和8-8的复位输入端，从而使触发器8-6和8-8复位。当信号MMURDE+升高时触发器8-10被置位，而且在MY的数据周期的现时信号MYDCNN-升高时收到一个不认可信号BSNAKR+。系统总线11的信号BSNAKR-被用于接收器11-43以产生一个高电平的信号BSNAKR+。接收到上述的不认可信号意味着要对系统总线11提出一个新的请求。信号SDUNAV-的下降将迫使信号SEGVLD-下降，从而使触发器8-126置位以指示一个段故障条件。
当时钟重新被启动而开始另一个请求取数周期时，触发器8-26因时钟信号MCLOCK+的升高而复位。作用于或门8-14的信号BSMCLR+也使触发器8-6和8-8复位。
当触发器8-10置位且信号SDUNAV-降低时触发器4-18(图4)也被复位。接着，来自负或门8-22(图5)的信号CLRMFF+升高。在图4中，信号CLRMFF+迫使来自NOR门4-12的信号RPRESET-降低以使触发器4-18复位。来自系统总线11作用于NOR门8-22的信号BSMCLR-还将使触发器4-18复位。
信号MMUMIS-、MISDTB和MISDTA+全部为高电平并作用于NAND门8-18以产生低电平的输出信号DFRXSP-使触发器8-10置位，而这又将使触发器8-6复位。触发器8-6是因为这之前有一个请求取数周期故障而且EMMU不接收所要的段说明的头一个字而被置位的。
图9A表示32位的段说明。其中0位作为有效位V并使信号ARVLXX+来表示，1-15位是这个段说明的第一个字在主存9中的物理地址，并用信号SBXX00+到SBXX14+来表示。
段说明的第二个字包括2个读保护位RP、2个写保护位WP和2个执行保护位EP，分别用信号ARPLXX+，ARR2XX+ARWLXX+，ARW2XX+，ARELXX+和ARE2XX+表示之。第22位留作将来用，剩下的9位，即用信号SEXX06+到SEXX14+表示的那几位，表示这个段所包含的字数。
图10展示产生存控6-2信号的固件机构6，存控信号用于在请求数周期内暂时使中断了的系统总线11的周期失效。
控制存贮器6-2包括许多产生大量信号的只读存贮器(未画出)。其中只画出属于本发明的那些只读存贮器。
控制存贮器6-2的输出在MCLOCK+信号升高时存入一系列寄存器6-4中。请注意该信息在取这个段说明的两次操作期间内始终保留在寄存器6-4之中。
系统总线11的来自寄存器6-4的控制信号在MCDeNP-信号，即触发器6-20的输出，升高时被存入寄存器6-6。触发器6-20是由来自延时线2-20(图3)的时钟信号MCP160-置位的，并在时钟信号MXP160-下降时被复位，当信号WRORDF-降低时来自延时线2-20的时钟信号MCP120的下降也导致触发器6-20的复位。作用于NOR门6-18的高信号MMURDE+迫使信号WRORDF-降低，从而使触发器6-20在信号WRORDF-下降时复位。这就使信号MCPCNP-抬高，从而把寄存器6-4中的相应信号送到寄存器6-6。
在信号MYDCNN-降低时，请求取数周期的标志位的正确的奇偶性经由驱动器6-22被送到系统总线11上。高信号MMUMIS作用于异或门6-8使信号MTTAGS+升高。双重取数的控制信号CIDBPL+在请求取这个段说明的操作期内始终为低。此时信号MYCPEL-为低，因为作用于异或门6-10的两个输入信号均为高。信号MYCH21+指出EMMU3正在被访问。信号MYDP08+，即负或门6-12的输出，升高迫使系统总线11上的信号BSDP08-降低。
在请求取数周期内，信号MMUMIS-为低电平。这使信号MYWRIT+，即与门6-14的输出变低。信号MYWRIT+随着交信号BSWRIT-送到系统总线11上，以指示主存9的读方式的请求取数周期。此外，在正常操作期间，升高时的信号MYWRIT+还经过反相器6-16得到低信号MTWRIT-、再经负或门6-12得到高信号MYDP08-、再经驱动器11-50产生系统总线11的优先数信号BSDP08-。为了在正常操作期间加载寄存器6-6，信号MYWRIT+还用于NOR门6-18使触发器6-20复位。
来自寄存器6-6的信号CIRMWL-作用于NAND门10-10(图7)，当此信号低下时，系统总线11的总线时钟信号BSLOCK-就被禁止。
图11展示了高速暂存器的请求逻缉14，该逻缉使触发器14-16置位，以便从图1所示的高速暂存器5那里请求数据。作用于14-10号NAND门的信号MMURDE-用来防止触发器14-16的置位，当这个信号降低时迫使信号CAHRQS-升高。当固件信号CAREQK+升高而时钟信号MCLOCK-下降时，因为CJ端的信号为低，所以S输入端的高信号将控制触发器14-16的复位。
当来自图10所示的控制存贮器6-2的信号CS4+作用于NAND门14-2并变高时，正常的高速暂存器的请求操作序列就开始。信号CACHON+抬高表示暂存器5正在工作。这使信号CAHRQA-降低。当控制存贮器6-2的信号CS5-变化时，信号CAHRQJ+，即负与门14-4的输出将升高，从而使触发器14-8在时钟信号MCLOCK-降低时满足置位条件。这将使信号CAHRQE+升高，如果这不是一次请求取段说明的操作，那么信号MMURDE-为高且当存控信号CS2为高时，高速暂存器的请求触发器14-16被置位。触发器14-16是在高速暂存器做完工作的条件下由于信号PRTAKR-降低而被复位的。
当高速暂存器周期完成信号CYCADN-降低而迫使来自负NOR门14-6的暂存器请求复位信号CAHRQR降低时，暂存器的操作结束，触发器14-8复位。总线清除信号BSMCLR-的降低也将使触发器14-8复位。信号CAHRQE+降低导致信号CAHRQS-升高。因此，当控制存贮器的信号CAREQK+为高时，触发器14-16将在时钟信号MCLOCK-降低时复位。
图12表示EMMU的存取校验逻缉18，它防止万一在取段说明的操作时出现某种错误条件而进入陷井操作。
地址禁止信号ADDINH+升高或信号MMURDE+升高均会使来自NOR门18-2的块校验包括BLKCHK-降低。这就封住了缠绕式的错误指示信号FFWRAP+，其途径是先迫使来自NAND门18-4的信号WRAPER-升高，它又接着使来自负或门18-8的信号TRAP+降低。如果陷井操作没有被封，信号TRAP+将导致固件例行程序去处理所指示的错误条件。
此外在系统总线11的周期内，信号BUSCYC+为高，而且来自图10所示的寄存器6-6的存控信号CIMREF+指示当前是主存9的一个存贮周期。如果BLKCHK-信号不禁止陷井操作，那么来自与门18-6的允许测试信号SVDENB+将为高，且当作用于与门18-10的环形校验信号SGARDY-为高，或者作用于与门18-12的大小校验信号SEOKDY-为高，或者有效段校验信号SEGVLD-为高，那么输出信号GJBARF-，即来自NOR门18-16的输出信号将为低，高电平的信号TRAP+就开始一个陷井操作。但是，如果信号BLKCHK-为低，它将迫使输出信号SVDENB降低，这就禁止了陷井操作。
参考图4，触发器4-22在信号MISDTB-上升时被置位，这使信号ALDONE+变高。延时线4-24产生信号DONE30+和DONE60+，这两个信号各自在ALDONE+信号后60毫微秒时升高。信号DONE60+作用于NOR门4-12使复位信号RDREST-降低而使触发器4-18复位。信号MMURDE+降低导致触发器4-22复位。信号DONE30+作用于图12所示的NOR门14-20后，产生信号CARQCK+使高速暂存器的请求触发器14-16满足置位条件，从而当信号MMURDE-变高而触发器14-8为了开始对暂存器5进行请求而予先被置位的情况下，就开始对暂存器5发生请求。
来自延时线4-24的信号DONEAO+是在全部完成信号ALDONE+升高后再过120毫微秒产生的，该信号经由NOR门4-26和信号STLCLR-使触发器4-20复位。这使信号MRDSTL-升高，从而通过使MCLOCK信号循环的办法使时钟重新启动。作用在NOR门4-26的信号CLRMFF+在出现错误条件或系统清除后使触发器4-24复位。
参考图6，触发器12-14现在因信号MMURDE-的升高而置位(图4)，从而使信号REASKS+升高。这就开始了对系统总线11的请求周期利用刚刚接到的段说明的物理地址去访问主存贮器9以便读出下一个字，假定在做上述工作时暂存器5没有开放。
触发器12-8由信号MYASKS-，即NOR门12-6的输出置位，以便产生高电平信号MYASKK+去请求使用系统总线11，其过程如前所述。
如果暂存器1没有开通，信号CAHRQE+(如图11)为低。控制存贮器信号CS3(如图10)使触发器12-18满足复位条件，从而使信号CRABNR+在时钟信号MCLOCK+重新起动时变低。这使负与门12-16来的信号REASKD+升高，而这又使触发器12-14在信号MMURDE-升高时满足置位条件。
图13展示了请求取数操作的时间表。时钟信号MCLOCK+升高导致一个新的固件周期开始，这就是通过把来自图10所示的控制存贮器6-2的控制存贮字存贮到寄存器6-4而转入固件控制的周期。EMMU3接收一个逻缉地址并从段说明表4-2中索取说明。
然而，在本例中因为这个段说明不在EMMU3的翻译表中，所以产生图4所示的信号MMUMIS和MMURDE。请注意信号MMURDE+、MMURDE-、MMUMIS+、和MMUMIS-的产生。后面跟有十号的信号记意码表示该信号在其为高电平时才执行其功能。类似地，同样的信号助记符后面跟随一个(-)号时表示该信号降低时才执行其功能。因此为了简单起见，这张时间图在除了指明正号或负号的地方外，将只展示在执行其功能时变高的符号。因此信号MRDSTL-将在信号MMURDE-为高时随着信号MCLOCK-的升高而降低。这就使图3所示的时钟信号MCLOCK+和MCLOCK-中止。
此外，信号MMUMIS-的降低和信号MMUMIS+的升高将使图8中主存贮器9的请求取数的地址信号GJAD00-22+开始产生，此信号经过系统总线11作为信号BSAD00-22-被送往主存贮器9。
图7展示了系统总线11的控制信号、总线的请求信号BSREQT-、双倍的拉信号BSDBPL-和请求取数标志位信号BSTD11-的产生过程，其中标志位信号在后来以BSTD19+返回。
在图6中，MYASKK信号由信号MMUMIS+产生。信号MYASKK+产生信号MYREQT+，者作为图7中所示的总线请求信号BSREQT-送到系统总线11上。信号MYREQT+的升高将产生MY数据周期的现时信号MYDCNN-这个信号使EMMU3得以存取系统总线11。
在图5中，信号MMUMIS-的降低将产生信号MISDTA和MISDTB-OA，信号MISDTA把段说明的第一字取到图9所示的翻译表RAM20-4中，信号MISDTB-OA将段说明的第二个字取到RAM20-10。
每当EMMU3接收到带有CPU通道号的系统总线11的信息并且信号MYCHAN+升高时，图5所示的信号MYSHRM-便降低。在系统总线11的不同周期内，EMMU3将收到两个段说明字。信号MISDTA在第一次出现的MYSHRM-下降时复位，信号MISDTB则在第二次出现的MYSHRM-下降时复位。
当MISDTB下降时，请求取数操作本质上已结束。因此，由信号MISDTB重新启动时钟并使园满完成任务的触发器4-22复位，从而使图3中的信号MRDSTL升高、以读出下一条指令来开始新的周期。此外，当信号MISTDB-升高时，信号MMURDE复位到它正常的状态，这使触发器4-22(图4)置位，而这再经过延时线4-24和NOR门4-12使触发器4-18复位。
一旦EMMU3借助于信号MYDCNN-的降低而占据系统总线11时，信号MMUMIS就完成其任务并在信号MYDCNN-升高时恢复到它的正常状态，这将使图7所示的触发器10-34置位，同时因为信号BSACKF+的升高而使触发器4-6(图4)复位。
在本例中，当CPU1收到来自系统总线11的承认回答BSACKR+时，图7中的信号MYDCNN-就升高。
一旦请求取数操作结束，23个信号GIAD00-22+要么代表一个实际的主存贮器9的地址，要么是一个段说明。
注意到该固件可以向系统总线11要数据。在此情形下，信号MYASKK由新的固件控制字在信号MMURDE+为低时建立。此外，如果EMMU3从高速暂存器5那里请求数据，那么该暂存器的请求信号CAHRQS将在信号MMURDE+下降时升高。
虽然本文仅参考所推荐的实施例展示和描述了本发明，但是在该技术中有经验的人将会懂得不需要离开本发明的精神和范围即可对上述的实施例和其它方面在形式上和细节上作出改变。
权利要求
1.一个数据处理系统，包括一个中央处理部件(CPU)、一个与CPU一起连接到一个系统总线的主存贮器和一个与所述的CPU连接的存贮管理部件(EMMU)，所述的主存贮器以段的形式存贮信息字，所述的段的每个字的存贮单元用该段的头一个字的存贮单元的物理地址加上一个位移量来进行编址，所述的EMMU包括一个用来贮存段说明的翻译表，段说明包含有上述的物理地址，所述的EMMU对从所述CPU来的一个逻辑地址作出反应以便从所述的翻译表中读出一个所述的段说明，所述的EMMU和CPU具有在所述的变换表中找不到一个所述的段说明时能够从主存器中经由所述的系统总线取出一个上述的段说明的设备，该设备包括下列成分用于产生一个起始信号以指出所要的段说明不在所述的变换表中的段说明检测装置；与上述段说明检测装置连接的并对上述的起始信号作出反应以产生一个中止信号、一个缺席信号和一个允读信号的缺席段说明逻缉装置；与所述的缺席段说明逻缉装置连接的并能对所述的中止信号作出反应的时钟装置，所述的中止信号用来中止周期性的时钟信号，从而使所述的EMMU和CPU的正常操作挂起；与所述的系统总线和上述的缺席段说明装置相连的并能对上述的缺席信号作出反应从而在所述的系统总线上产生一个总线请求信号的总线请求装置；与上述的系统总线和总线请求装置连接的并能对所述的总线请求信号和来自所说的系统总线的承认信号作出响应的总线接通装置，它还能指示所述的系统总线是否可供所说的CPU用于产生一个连接该CPU和系统总线的总线接通信号；与上述缺席段说明逻缉装置和上述的总线接通装置相连接的并能对所说的缺席信号作出反应的地址生成装置，它生成一个地址指出所要的段说明在所说的主存器中的位置，它还对所说的总线接通信号作出反应，把所说的地址通过所述的系统总线送到所说的主存；与所述的系统总线和缺席段说明逻缉装置连接的并能对上述的允读信号作出反应的变换表装置，它从所述的主存贮器经由所述的系统总线接收所要的段说明并把它存入所说的变换表中，接着该装置再接收一个控制信号；与上述的变换表装置和缺席段说明逻缉装置连接的并能对上述的控制信号作出反应以使上述的中止信号、缺席信号和允读信号复位的复位装置，上述的时钟装置对所说的复位的中止信号作出反应以使所说的时钟重新走动；与上述的时钟装置、缺席段说明装置和总线请求装置连接的并能对上述的周期性时钟信号和所说的复位的允读信号作出反应以产生所述的总线请求信号来处理所要的段说明的重新启动装置。
2.在权利要求1所述的设备中，所说明段说明装置包括能对所述的逻辑地址作出反应的存在位逻辑装置，该装置在所要的段说明不在的情况下产生所述的起始信号。
3.在权利要求2所述的设备中，所说的缺席的段说明逻缉装置包括对所述的起始信号和所说的周期性时钟信号的上升边沿作出反应以产生所述的缺席信号的第一个触发器装置;对所述的起始信号和所说的周期性时钟信号的上升边沿作出反应以产生所述的允读信号的第二个触发器装置;对所述的起始信号、所说的周期性时钟信号和所说的允读信号作出反应以产生在第一种状态下的中止信号的第三个触发器装置;
4.在权利要求3所述的设备中，所说的时钟装置包括对一个周期性的第三信号作出反应以产生一个周期性的第二信号和所说的时钟信号的延时线装置;和对所说的周期性第二信号和所说的第二状态下的中止信号作出反应以产生所述的周期性第三信号，还对所述的第一种状态下的中止信号作出反应以中止所说的周期性的第三信号的门电路，所说的延时线装置对所述的被中止了的周期性第三信号作出反应以中止所说的周期性第二信号和所说的周期性时钟信号。
5.在权利要求4所述的设备中，所述的总线请求装置包括对所说的缺席信号作出反应以产生第四个信号的第四个触发器装置;对所说的第四个信号作出反应以产生所说的系统总线上的总线请求信号的第五个触发器装置;和对所说的缺席信号作出反应以产生一个数据控制信号的第七个触发器装置。
6.在权利要求5所述的设备中，所述的总线接通装置包括对上述的总线请求信号和系统总线对所述的总线请求信号的回答作出反应的门电路装置，所述的回答包括上述的产生第四个信号用的承认信号;对上述的第四个信号作出反应以产生所述的总线接通信号的第六个触发器装置;和对所述的承认信号和所述的总线接通信号作出反应以产生一个总线承认信号的第七个触发器装置，上述的第一个触发器装置对所述的总线承认信号作出反应以使所述的缺席信号复位。
7.在权利要求6所述的设备中，所述的地址生成装置包括贮存所说的偏移量的寄存器装置;接收所述的逻缉地址和所述的偏移量并对所述的缺席信号作出反应以便把所述的偏移与所述的逻缉地址相加产生代表所述地址的地址信号的加法器装置;和对所述的总线接通信号作出反应以把所说的地址信号通过所述的系统总线送往所说的主存贮器的驱动器装置，所述的地址用来寻找存贮所述的段说明的那个单元的地址并读出代表所述的段说明的数据信号。
8.在权利要求7所述的设备中，所述的翻译表装置包括对所说允读信号作出反应以选通所述的数据信号的多路转接器装置;对上述的数据控制信号作出反应以便把从所述的系统总线中收到的数据信号存贮到所述的逻辑地址规定的单元中去的存贮器装置;和对所说的控制信号作出反应以产生一个复位信号的第八个触发器装置，上述的第七个触发器装置响应所说的复位信号使所述的数据控制信号复位。
9.在权利要求8所述的设备中，所述的复位包括对所述的复位数据控制信号作出反应以产生一个园满完成信号的第九个触发器装置;对所述的园满完成信号作出反应以产生一个第一完成信号和一个第二完成信号的延时线，第一完成信号用于使所述的允读信号复位的第二个触发器装置复位，而第二完成信号则使所述的第三触发器复位从而使所述的周期性的时钟信号重新启动。
10.在权利要求9所述的设备中，所述的重新启动装置包括对上述的复位3的允读信号和所述的周期性的时钟信号作出反应以产生一个重新启动信号的第十一触发器装置;和对上述的重新启动信号作出反应以产生所述的第四个信号的第四个触发器装置，所述的第四个信号作用于上述的第五个触发器装置以便在所说的系统总线上产生所述的总线请求信号。
11.一个用来从主存贮器中取缺席的段说明存贮管理系统，该系统包括一个系统总线;与上述系统总线相连并以段的形式贮存信息以及贮存各个段的段说明用的主存贮器，所述的段说明包含所述的每一个段的头一个字在所述的主存贮器中的物理地址;一个存贮管理部件，它有用于检测所述的缺席段说明的装置以及根据所述的检测装置的指示生成所说的缺席段说明在主存中的单元地址之装置;和与上述的系统总线和所述的存贮管理部件相连接的一个CPU，该CPU包括下列四种装置a)根据接收到的缺席的段说明的指示来停止一个系统时钟以便使所述的CPU的正常操作挂起的装置;b)与所述的系统总线相连用来把从所述的存贮管理部件收到的地址送到所述的主存贮器去的装置，该地址指出所述的缺席段说明的一个存贮单元;c)经过所述的系统总线接收从上述主存单元中读出的缺席段说明的装置，该装置还把收到的缺席段说明贮存到上述存贮管理部件中一个翻译表中;和d)用于重新启动所述的系统时钟，以便对由所述的缺席段说明所确定的段在主体中的一个字执行必要的操作的装置。
12.一个数据处理系统，包括一个中央处理部件(CPU)、一个与CPU一起共同连接到一个系统总线的主存贮器和一个与所述的CPU连接的存贮管理部件(EMMU)，所述的主存贮器以段的形式存贮信息字，该段的每一个字的存贮单元用该段的头一个字的存贮单元的物理地址加上一个位移量进行编址，所述的EMMU包括一个用来贮存段说明的翻译表，段说明包含有上述的物理地址，所述的EMMU对来自上述CPU的一个逻缉地址作出反应以便从所说姆氡碇卸脸鲆桓鏊档亩嗡得鳎鲜龅腅MMU和CPU具有在所述的变换表中找不到一个所要的段说明时能够从主存贮器中经由上述的系统总线取出一个所要的段说明的设备，该设备包括用来产生指出所要的段说明不在所说的翻译表中的一个起始信号的缺席段说明装置;与上述的缺席段说明装置相连的并对上述起始信号作出响应以中止周期性的时钟信号，从而挂起上述的EMMU和CPU的正常操作的时钟装置;与上述的缺席段说明装置连接的并能对所述的起始信号作出响应以生成所要的段说明在所说的主存中的存贮单元之地址的地址生成装置;与上述的系统总线和地址生成装置连接的并能对上述的起始信号作出响应的总线接通装置，该装置把上述地址经由系统总线送到所说的主存贮器，再经由所说的系统总线接收所要的那个段说明并把它存入所说的翻译表中，所说明总线接通装置还进一步接收第二个信号;和与所述的系统总线连接的重新启动装置，该装置能对上述的第二个信号作出响应，使所述的周期性时钟信号重新启动，以便使请求所需要的段说明的操作继续进行。
全文摘要
一个数据处理系统包括一个中央处理器(CPU)、一个主存和一个存贮管理部件(MMU)。信息以段的形式存放于主存，每个段用一个段说明来标识，段说明被存放在MMU的翻译表中。来自CPU的逻辑地址用来访问存放在MMU的翻译表中的段说明。段说明含有本段的第一个字在主存中的存贮单元的物理地址。如果段说明未在MMU的翻译表中，则中止MMU的操作而请求到主存中去取这个段说明。
文档编号G06F13/16GK1030310SQ8710438
公开日1989年1月11日 申请日期1987年6月24日 优先权日1987年6月24日
发明者密歇尔·D·史密斯, 莱维林·S·敦维尔, 里查德·A·乐美, 罗伯特·C·米勒, 西奥多·R·斯代普林, 威廉·E·伍兹, 约翰·L·克利 申请人:霍尼维尔·布尔公司