专利名称：多微处理器系统并行解优通讯接口的制作方法
技术领域：
本发明属于工业设备多微处理器实时控制系统用的多机通讯接口，是一种并行解优通讯接口，用来解决以访问共享存储器或公共总线的方式实现机间通讯所产生的竞争问题。
名称为《总线仲裁器》、申请号为86102484的中国专利申请提供了一种解决上述竞争问题的装置，但该装置存在以下不足①系统中每一微处理器(机)都要配一个仲裁器，因而结构较为复杂、并使成本增加;②某一微处理器(机)每次访问总线都需要固定的5个BCLK周期，而其中只有一个周期为执行存取数据的指令周期，所以通讯速度受到影响;③不能直接在总线上的共享存储器中直接执行程序。
美国专利US4639859是解决上述竞争问题的另一种方式，它采用应答式共享存储器通讯结构，由一个具有两根公共状态线C和BUSY的优先裁决电路来确定多机系统中某一微处理器(机)是否能控制公共总线访问共享存储器。其不足之处在于①某一微处理器对共享存储器进行访问时，要经过两次状态检测，因而通讯速度受到影响;②当每次状态检测失败时要延时进行再次检测，因而电路在加入定时设计后变得复杂;③需要一套自定义的通讯协议来支持通讯;④每一微处理器(机)子系统都要设计一个C和BUSY状态检测及产生总线使能信号的电路，使结构复杂、成本增加;⑤某一微处理器(机)占用共享存储器后，只要一直不发出复位信号，其它微处理器(机)便永远无法进行通讯。
中国专利申请CN87102175A、CN85105378A、CN881059080也为解决上述竞争问题提供了不同的设备和方法。在CN87102175A中所描述的设备和方法的不足之处是通讯时要中断另一个接收子系统的工作，并需要一套复杂的硬软件通讯协议。在CN85105378A中所描述的联机接口是通过一个多路转换器来控制各微处理器(机)对共享存储器(通讯区)的访问，其不足之处是①当系统中微处理器(机)数量略为增加时，多路转换器的结构设计的复杂程度就大大增加;②系统中各子系统的中央处理单元只限用Z-80CPU，使其应用受到限制;③各子系统中的微处理器(机)不能直接在共享存储区运行程序。在CN88105908·0中所描述的通讯接口是用分时裁决电路所产生的分时信号来确定多机系统中某一微处理器是否能访问共享存储器，其不足之处是①在系统中不能同时联入不同型号的微处理器;②当某一微处理器发出请求访问信号时，要等到它所对应的分时信号产生时才能得到响应，因而通讯速度受到一定的影响。
本发明的目的在于提供一种结构简单、通讯速度快、操作简单、成本低廉，既能使用同型号的微处理器、又能使用不同型号的微处理器的多微处理器系统的并行解优通讯接口，以满足工业实时控制的需要。
本发明包括一组与微处理器数量相同的总线缓冲器、一个共享存储器和一个争用仲裁电路。争用仲裁电路通过访问总线和仲裁等待线与各微处理器相连，通过使能控制线与各总线缓冲器相连，各总线缓冲器还通过微处理器总线与各自对应的微处理器相连，通过共享总线与共享存储器相连，这样就把两个或两个以上同型号或不同型号的微处理器连成了一个多微处理器系统，并使共享存储器成为各微处理器内存的一部分，从而通过对共享存储器的访问来实现各微处理器之间的通讯。
本发明的争用仲裁电路由一组与微处理器数量相同的请求访问接口、一组与微处理器数量相同的延时器、一个裁决定时电路和一个优先裁决器组成，各请求访问接口的输出端既与各自对应的微处理器和延时器相连，又与裁决定时电路和优先裁决器相连，各请求访问接口的输入端与各自对应的微处理器和延时器相连，优先裁决器不仅与各请求访问接口相连，还与各延时器和裁决定时电路相连，并通过使能控制线与各自对应的总线缓冲器相连。
争用仲裁电路中的各请求访问接口均包括两个反相器、一个与门、一个三态缓冲器、两个D触发器、一个开关;各延时器均包括一个反相器、一个双输入与门、两个D触发器、一个开关;裁决定时电路包括一个输入端与微处理器数量相同的或门和一个双输入与门;优先裁决器包括一个上升沿电平触发的八D锁存器、一个八～三编码器、一个三～八译码器、两组与微处理器数量相同的双输入或非门、一组与微处理器数量相同的反相器及一个输入端与微处理器数量相同的或非门。
争用仲裁电路中的各请求访问接口和与其对应的延时器所包括的D触发器的工作时钟皆与它们各自相连的微处理器的系统时钟φ相同，从而通过开关的配合可使不同型号的微处理器联入系统一起工作。
本发明的争用仲裁电路具有以下工作特征1.请求访问接口接收到微处理器执行访问共享存储器的存数或取数指令所产生的特征地址码和存储器访问信号时，会产生一个仲裁等待信号和三个请求访问信号，其中一个高电平请求访问信号和一个低电平请求访问信号比另一个高电平请求访问信号延迟半个微处理器系统时钟同期产生和消失，这三个请求访问信号分别作为裁决定时电路和优先裁决器的输入。
2.裁决定时电路在延迟半个系统时钟产生的高电平请求访问信号和裁决定时控制信号的作用下产生裁决使能信号，该信号作为定时裁决访问的控制信号，以保证一个裁决访问进程的正确进行。
3.延迟半个系统时钟产生的低电平请求访问信号输入优先裁决器后，一方面由八D触发器锁存在其输出端并送入八～三编码器和三～八译码器进行优先编码和译码，从而产生优先编～译信号，并达到双输入或非门的一个输入端，一方面直接到达双输入或非门的另一输入端，两信号进行一一对应的“或非”逻辑组合以决定裁决定时控制信号的状态;提前半个系统时钟产生的高电平请求信号输入优先裁决器后，经反相器反相并达到另一组双输入或非门与编～译信号进行一一对应的“或非”逻辑组合以产生裁决响应信号，该裁决响应信号作为总线缓冲器的使能控制信号。
4.延时器利用裁决响应信号作为清除仲裁等待信号，它与仲裁等待信号一起经逻辑组合延时后产生一个低电平有效的清O信号去清除已被允许访问的微处理器的仲裁等待信号，使其进入访问进程开始对共享存储器进行访问。
本发明具有以下附图
图1为本发明的结构方框图，(1-1、1-2、1-3、……)-微处理器、(2-1、2-2、2-3、……)-总线缓冲器、3-争用仲裁电路、4-共享存储器、(5-1、5-2、5-3、……)-访问总线、(6-1、6-2、6-3、……)-仲裁等待线、(7-1、7-2、7-3、……)-裁决响应信号(使能控制线或控制信号)、(8-1、8-2、8-3、……)-微处理器总线、9-共享总线。
图2为争用仲裁电路的结构方框图，(10-1、10-2、10-3、……)-请求访问接口、(11-1、11-2、11-3、……)-延时器、12-裁决定时电路、13-优先裁决器。
图3为本发明的实施例电路图，(14、15)-D触发器、16-反相器、17-与门、18-D触发器、(19-1、19-2、19-3、……)-清0使能信号、20-反相器、21-双输入与门、22-多输入或门、23-双输入与门、(24-1、24-2、24-3、……)-访问信号、(25-1、25-2、25-3、……)-仲裁等待信号、(26-1、26-2、26-3、……)-清0信号、(27-1、27-2、27-3、……;28-1、28-2、28-3、……;29-1、29-2、29-3、……)-请求访问信号、30-裁决使能信号、31-八D触发器、32-八～三编码器、33-三～八译码器、(34-1、34-2、34-3、……)-优先编～译信号、(35-1、35-2、35-3、……;36-1、36-2、36-3、……)-双输入或非门、37-多输入或非门、38-裁决定时控制信号、(39-1、39-2、39-3、……)-清除仲裁等待信号、40-三态缓冲器、41-反相器、42-D触发器、K1-1、K1-2-开关K1的两个触点、K2-1、K2-2-开关K2的两个触点。
图4、图5、图6、图7为本发明实施例的工作时序图。
下面结合附图对本发明作进一步详述。
实施例1本实施例中微处理器的数量为3，并皆为同一型号-Z80CPU。其结构如图1所示;其电路如图3所示，各请求访问接口(10-1、10-2、10-3)中的开关K1掷向K1-1触点，各延时器(11-1、11-2、11-3)中的开关K2掷向K2-1触点;其工作时序如图4所示。
争用仲裁电路(3)是本实用新型的核心部分，它由三个请求访问接口(10-1、10-2、10-3)、三个延时器(11-1、11-2、11-3)、一个裁决定时电路(12)和一个优先裁决器(13)组成。三个请求访问接口(10-1、10-2、10-3)的输出端既与各自对应的微处理器(1-1、1-2、1-3)和延时器(11-1、11-2、11-3)相连，又与裁决定时电路(12)和优先裁决器(13)相连，其输入端也与各自对应的微处理器(1-1、1-2、1-3)和延时器(11-1、11-2、11-3)相连，优先裁决器(13)不仅与各请求访问接口(10-1、10-2、10-3)相连，还与各延时器(11-1、11-2、11-3)和裁决定时电路(12)相连，并通过使能控制线(7-1、7-2、7-3)与各自对应的总线缓冲器(2-1、2-2、2-3)相连。
各请求访问接口(10-1、10-2、10-3)均包括二个反相器(16、41)、一个与门(17)、一个三态缓冲器(40)、两个D触发器(14、15)、一个开关(K1);各延时器(11-1、11-2、11-3)均包括一个反相器(20)、一个双输入与门(21)、两个D触发器(18、42)、一个开关(K2);裁决定时电路(12)包括一个三输入或门(22)和一个双输入与门(23);优先裁决器(13)包括一个上升沿电平触发的八D锁存器(31)、一个八～三编码器(32)、一个三～八译码器(33)、六个双输入或非门(35-1、35-2、35-3;36-1、36-2、36-3)、三个反相器(43-1、43-2、43-3)及一个三输入或非门(37)。
各请求访问接口(10-1、10-2、10-3)和延时器(11-1、11-2、11-3)中的D触发器(15、18、42)的工作时钟皆与Z80CPU的系统时钟φ相同。
其工作特征如下当微处理器(1-1)执行访问共享存储器的存数或取数指令时，会在第一个时钟周期(T1)产生一个低电平存储器访问信号(MREQ)和一组访问共享存储器的特征地址码，如果设定共享存储器的首址为COOOH，则特征地址码为高电平的A14、A15(见图4中的A、MREQ)。存储器访问信号(MREQ)通过反相器(16)后与特征地址码(A14、A15)一起经过与门(17)产生一个高电平访问信号(24-1)，该高电平访问信号一方面去触发D触发器(14)、使其Q端输出低电平仲裁等待信号(25-1)，并把此信号送回作为微处理器(1-1)的等待信号(WAIT)，使其进入等待状态(见图4的WAIT)，同时，该访问信号(24-1)还作为输入优先裁决器(13)的请求访问信号(29-1);另一方面，访问信号(24-1)在下一个工作时钟(T2)到来时被锁存在D触发器(15)中，即D触发器(15)的Q端输出一个高电平请求访问信号(27-1)、Q端输出一个低电平请求访问信号(28-1)(见图4的27、28)，可见D触发器(15)输出的两个请求访问信号(27-1、28-1)比请求访问信号(29-1)延迟半个微处理器系统时钟产生。
系统中各微处理器(1-1、1-2、1-3)可随机地访问共享存储器，并按上述过程产生请求访问信号(27-1、27-2、27-3;28-1、28-2、28-3;29-1、29-2、29-3)，因而系统允许多个请求访问接口同时输出各自对应的微处理器的请求访问信号。
裁决定时电路(12)中的三输入或门(22)接收来自各请求访问接口的高电平请求访问信号(27-1、27-2、27-3)，其输出也是一个高电平并与优先裁决器(13)输出的有效高电平裁决定时控制信号(38)一起经过与门(23)产生一个有效的高电平裁决使能信号(30)，该信号的上升沿使八D触发器(31)翻转，将低电平请求访问信号(28-1、28-2、28-3)锁存在八D触发器(31)的输出端，并送入八～三编码器(32)和三～八译码器(33)进行优先编码和译码。在优先裁决器(13)中，编码器(32)和译码器(33)的接法使三个请求访问接口输出的请求访问信号(28-1、28-2、28-3)具有如下的优先级
请求访问信号(28-1)的优先级最高，(28-2)次之，(28-3)最低。所以当微处理器(1-1、1-2、1-3)同时要求访问共享存储器时，译码器(33)只在输出端Y0输出一低电平有效的优先编～译信号(34-1)，此信号与请求访问信号(28-1)一起送入双输入或非门(35-1)，由于(28-1)和(34-1)同时为低电平有效，因而只有或非门(35-1)输出一个高电平使三输入或非门(37)输出一个低电平裁决定时控制信号(38)，把该低电平裁决定时信号送回给裁决定时电路(12)的双输入与门(23)，使裁决定时电路输出的裁决使能信号(30)无效，即输出一个低电平关闭八D触发器并锁存进入本次裁决进程的请求访问信号，以保持请求访问信号(28-1)的优先编～译信号(34-1)为低电平有效(见图4的30、38);另一方面将高电平有效的请求访问信号(29-1)经一个反相器(43-1)后同与之对应的优先编～译信号(34-1)一起送入双输入或非门(36-1)，由于(29-1)经反相后和(34-1)同时为低电平有效，因而或非门(36-1)输出一个有效的高电平裁决响应信号(7-1)。该裁决响应信号(7-1)一方面作为使能控制信号将总线缓冲器(2-1)打开，把微处理器(1-1)的总线(8-1)与共享总线(9)连通;另一方面作为清除仲裁等待信号(39-1)被送给延时器(11-1)，并将低电平有效的仲裁等待信号(25-1)经反相器(20)后与它一起送入双输入门(21)，得到一个高电平清0使能信号(19)并送入D触发器(18)的D输入端，使该D触发器在下一个系统时钟(TW)到来时翻转，使D触发器(18)的Q端输出一个低电平有效的清0信号(26-1)，清0信号(26-1)使请求访问接口(10-1)中的D触发器(14)复位，即清除D触发器(14)Q端输出的低电平仲裁等待信号，取消微处理器(1-1)的等待信号(WAIT)，使之退出等待状态，并在下一个工作时钟T3对共享存储器进行存数或取数操作(见图4中的WAIT、39、36)。由于清0信号(26-1)比清除仲裁等待信号(39-1)延迟一个系统时钟产生，所以在清除微处理器(1-1)的等待信号(WAIT)之前足以使微处理器总线(8-1)与共享总线(9)连通后送到共享存储器的各种地址、数据、控制信号达到稳态。当微处理器(1-1)对共享存储器访问结束后，便会在存数或取数指令周期的T3时钟使存储器访问信号(MREQ)无效，从而使请求访问信号(29-1)从高电平变为低电平无效，经过反相器(43-1)后，使双输入或非门(36-1)输出裁决响应信号(7-1)转换为低电平无效(见图4)，从而关闭总线缓冲器(2-1)，将微处理器(1-1)的总线(8-1)与共享总线断开。但是，由于请求访问接口(10-1)中D触发器(15)的锁存作用，它要在下一个时钟周期到来时才会翻转，因而请求访问信号(27-1)和(28-1)要比(29-1)延迟半个时钟周期才会消失(见图4的27、28、29)，请求访问信号(28-1)由低到高变为无效后，使双输入或非门(35-1)的输出也变为低电平无效，从而使三输入或非门(37)输出一高电平有效的裁决定时控制信号(38)，将裁决定时电路(12)打开。可见，完成一个优先裁决和对共享存储器存取操作的进程，在关闭相应的总线缓冲器以后的半个时钟才打开裁决定时电路(12)，以保证将总线缓冲器(2-1、2-2、2-3)完全关闭达到稳态以后才允许进行下一次裁决和对共享存储器的访问。如果这时其它微处理器(1-2、1-3)已访问共享存储器而产生了相应的请求访问信号(27-2、28-2、29-2)或(27-3、28-3、29-3)，因裁决定时控制信号(38)已为高电平有效，会使裁决定时电路(12)的裁决使能信号(30)重新为高电平有效，使八D触发器(31)翻转，将其输入的请求访问信号(有效或无效)(28-1、28-2、28-3)锁存在输入端，开始如前所述的裁决进程。
实施例2在本实施例中，微处理器的数量为3，其中(1-1)的型号为Z80CPU、(1-2)的型号为8088CPU、(1-3)的型号为MC68000CPU。
本实施例的结构和电路图与实施例1相同，只是请求访问接口(10-2、10-3)和延时器(11-2、11-3)中的开关K1、K2的接法不同。在请求访问接口(10-2)中，开关K1掷向K1-1触点，在延时器(11-2)中，开关K2掷向K2-2触点;在请求访问接口(10-3)中，开关K1掷向K1-2触点，在延时器(11-3)中，开关K2掷向K2-2触点。用8088CPU和MC68000CPU时，之所以开关K1、K2如上述放置，即在延时器中多接入一个D触发器，是因为它们的工作时序在产生等待周期之前，要比Z80CPU多一个工作时钟周期。此外，由于MC68000CPU的等待信号为高电平有效，所以该等待信号由D触发器14的Q端获得。
此外，各请求访问接口和延时器中的D触发器的工作时钟应与各自相连的微处理器的系统时钟相同，即请求访问接口(10-1)和延时器(11-1)中的D触发器(15、18、42)的工作时钟应为Z80CPU的系统时钟;请求访问接口(10-2)和延时器(11-2)中的D触发器(15、18、42)的工作时钟应为8088CPU的系统时钟;请求访问接口(10-3)和延时器(11-3)中的D触发器(15、18、42)的工作时钟应为MC68000CPU的系统时钟。
微处理器(1-1)的工作时序如图4所示;微处理器(1-2)的工作时序如图5所示，其中DT/R为存储器访问信号、READY为等待信号;微处理器(1-3)的工作时序如图6、图7所示，其中AS为存储器访问信号、DTACK为等待信号。
本实施例的工作特征与实施例1相同。
本发明的内容不限于上述实施例，其保护范围由权利要求限定。
本发明不仅适用于型号为Z80CPU、8088CPU、8086CPU、MC68000CPU等较为典型的微处理器，还适用于工作特征与上述CPU相类似的微处理器。
本发明主要应用于工业设备控制的多微处理器系统的通讯，如机床的多微机分布式控制系统;工业机器人、机械手的多微处理器控制系统;自动生产线的多微处理器控制系统;多微处理器的并行计算机的通讯等。
本发明具有以下优点1.通过共享存储器进行机间通讯。通讯时微处理器把共享存储器视为本机内存，只需执行存数或取数指令即可，无需任何专门的通讯软件协议，操作十分简便。
2.无需发“复位”信号就可自动释放共享总线或共享存储器。
3.通讯速度快，适用于实时控制的分布式多微处理器系统。
4.利用优先编码-译码来仲裁争用问题，使电路结构十分简单、调试容易、成本低廉。
5.由于没有采用公共工作时钟，因而可使不同型号的微处理器联入系统一起工作，并采用开放性模块化的结构，使之具有很好的适应性和灵活性。
6.具有工业控制系统所特别要求的优先级功能。
权利要求
1.一种多微处理器系统并行解优通讯接口，包括一组与微处理器(1-1、1-2、1-3、……)数量相同的总线缓冲器(2-1、2-2、2-3、……)和一个共享存储器(4)，其特征在于还包括一个争用仲裁电路(3)，争用仲裁电路(3)通过访问总线(5-1、5-2、5-3、……)和仲裁等待线(6-1、6-2、6-3、……)与各微处理器相连，通过使能控制线(7-1、7-2、7-3、……)与各总线缓冲器(2-1、2-2、2-3、……)相连，各总线缓冲器还通过微处理器总线(8-1、8-2、8-3、……)与各自对应的微处理器相连，通过共享总线(9)与共享存储器相连，这样就把两个或两个以上同型号或不同型号的微处理器连成了一个多微处理器系统，并使共享存储器成为各微处理器内存的一部分，从而通过对共享存储器的访问来实现各微处理器之间的通讯。
2.根据权利要求1所述的通讯接口，其特征在于争用仲裁电路(3)由一组与微处理器数量相同的请求访问接口(10-1、10-2、10-3、……)、一组与微处理器数量相同的延时器(11-1、11-2、11-3、……)、一个裁决定时电路(12)和一个优先裁决器(13)组成，各请求访问接口的输出端既与各自对应的微处理器和延时器相连，又与裁决定时电路和优先裁决器相连，各请求访问接口的输入端也与各自对应的微处理器和延时器相连，优先裁决器(13)不仅与各请求访问接口(10-1、10-2、10-3、……)相连，还与各延时器(11-1、11-2、11-3、……)和裁决定时电路(12)相连，并通过其输出的使能控制信号(7-1、7-2、7-3、……)与各自对应的总线缓冲器(2-1、2-2、2-3、……)相连。
3.根据权利要求2所述的通讯接口，其特征在于各请求访问接口(10-1、10-2、10-3、……)均包括两个反相器(16、41)、一个与门(17)、一个三态缓冲器(40)、两个D触发器(14、15)、一个开关(K1)，各延时器(11-1、11-2、11-3、……)均包括一个反相器(20)、一个双输入与门(21)、两个D触发器(18、42)、一个开关(K2)，裁决定时电路(12)包括一个输入端与微处理器数量相同的或门(22)和一个双输入与门(23)，优先裁决器(13)包括一个上升沿电平触发的八D锁存器(31)、一个八～三编码器(32)、一个三～八译码器(33)、两组与微处理器数量相同的双输入或非门(35-1、35-2、35-3、……)(36-1、36-2、36-3、……)、一组与微处理器数量相同的反相器(43-1、43-2、43-3、……)及一个输入端与微处理器数量相同的或非门(37)。
4.根据权利要求3所述的通讯接口，其特征在于各请求访问接口中的D触发器(15)和与其对应的延时器中的D触发器(18、42)的工作时钟皆与它们各自相连的微处理器的系统时钟φ相同，从而通过开关K1、K2的配合可使不同型号的微处理器联入系统一起工作。
5.根据权利要求1、2、3、4所述的通讯接口，其特征在于争用仲裁电路(3)中的请求访问接口(10)接收到微处理器执行访问共享存储器的存数或取数指令所产生的特征地址码和存储器访问信号时，产生一个仲裁等待信号(25)和三个请求访问信号(27、28、29)，其中请求访问信号(27、28)比请求访问信号(29)延迟半个微处理器系统时钟周期产生和消失，而请求访问信号(27)作为裁决定时电路(12)的输入，请求访问信号(28、29)作为优先裁决器(13)的输入。
6.根据权利要求5所述的通讯接口，其特征在于裁决定时电路(12)在请求访问信号(27)和裁决定时控制信号(38)的作用下产生裁决使能信号(30)，该信号作为定时裁决访问的控制信号，以保证一个裁决访问进程的正确进行。
7.根据权利要求5所述的通讯接口，其特征在于输入优先裁决器的请求访问信号(28-1、28-2、28-3、……)一方面由八D触发器(31)锁存在其输出端并送入八～三编码器(32)和三～八译码器(33)进行优先编码和译码，从而产生优先编～译信号(34-1、34-2、34-3、……)并送到双输入或非门(35-1、35-2、35-3、……)的一个输入端，一方面直接到达双输入或非门(35-1、35-2、35-3、……)的另一输入端，两信号进行一一对应的“或非”逻辑组合以决定裁决定时控制信号(38)的状态，输入优先裁决器的请求访问信号(29-1、29-2、29-3、……)经反相器(43-1、43-2、43-3、……)反相后到达双输入或非门(36-1、36-2、36-3、……)与优先编～译信号(34-1、34-2、34-3、……)进行一一对应的“或非”逻辑组合以产生裁决响应信号(7-1、7-2、7-3、……)，该裁决响应信号作为总线缓冲器(2)的使能控制信号。
8.根据权利要求5所述的通讯接口，其特征在于延时器(11)利用裁决响应信号(7-1、7-2、7-3、……)作为清除仲裁等待信号(39-1、39-2、39-3、……)，它与仲裁等待信号(25-1、25-2、25-3、……)一起经逻辑组合，延时后产生一个低电平有效的清O信号(26-1、26-2、26-3、……)去清除已被允许访问的微处理器的仲裁等待信号，使其进入访问进程开始对共享存储器进行访问。
全文摘要
多微处理器系统并行解优通讯接口，其结构包括一个共享存储器、一个争用仲裁电路及一组与微处理器数量相同的总线缓冲器。由于争用仲裁电路没有采用公共时钟，因此该接口既可连接同型号的微处理器，也可同时连接不同型号的微处理器。本发明还具有结构简单、通讯速度快、操作简便、成本低、无需发“复位”信号就可自动释放共享总线或共享存储器等特点，可广泛用于工业实时控制的多微处理器系统。
文档编号G06F13/36GK1039668SQ88105928
公开日1990年2月14日 申请日期1988年7月26日 优先权日1988年7月26日
发明者龙伟 申请人:成都科技大学