专利名称：个人电脑的可升级化母板的制作方法
技术领域：
本实用新型涉及一种可升级电脑系统，更确切地说是涉及一种可与低价格高性能PC机兼容的可升级母板。
对于个人电脑PC机购买者而言，他们最关心的是所买的电脑是否过时，也就是说所购系统是否具有执行下一代软件版本的处理能力及性能。
现在可得到的软件版本大都是为目前流行的386电脑系统所写，此386系统是根据80386微处理器的一些版本中的一个所作，如Santa Clara。CA的Intel公司80386－25／33MHZ或Advanced Micro Devices公司AM386－40MGZ，然而由于Intel公司引入了功能更强的80486微处理器，就有更多以486为基础的系统新软件版本出现，而现存的软件版本则被升级以利用80486 CPU更多的功能及性能，80486 CPU能使DOS、OS／2、Windows、Unix系统V及所有的386应用软件具有最高的性能。
由于以486为基础的系统比以386为基础的系统贵1000美元甚至更多，许多可能的购买者不知道是否值得花这么多额外的钱来换得他们现在还不需要的处理能力，因为在未来，当80486 CPU在工业界更普及时，就可能降价，尤其对于那些定期批量购买电脑系统的公司来说更要考虑这个问题，然而，为了利用这些升级的软件版本，硬件通常也要跟着改变，这会用去公司的一大笔预算，所以公司希望购买低价格可升级的硬件。
要将以386为基础的系统升级到以486为基础，首先要面对的问题是虽然这两个微处理器为百分之百兼容，但具有不同的接脚配置，因此在一将386 CPU直接插入母板的固定系统中，整个母板要以采用486 CPU的母板取代。如果386－486的软件版本升级每六个月进行一次，旧的386系统很快就会过时，那未整个母板的更换价格将十分惊人。
为克服上述问题，许多卖主提供了模块化可升级设备，设备中有一模块结构，包括装在卡上的微处理器，插在制造者母板上的一特殊但通常是专用的扩充槽内。在将设备由386升级到以486为基础的系统时，用户只要购买包括有486CPU的新卡，将卡插入适当的扩充槽中即可，这种方法，在工业上称为“模块化升级”，有下列缺点第一个缺点是在已有系统中安装模块结构或升级CPU是一件难事，许多母板制造商从销售目的出发对其模块化可升级CPU卡做专门而独特的设计，约束用户必须购买同一制造商的母板及升级CPU卡，妨碍用户广泛选择不同制造商的产品。
第二个缺点是可升级CPU卡价格昂贵，因为许多的模块化可升级设备在升级CPU卡上还制作了高速RAM等系统部件，并重新设计汇流排以操作此模块化卡，使设备在基本价格外又增加了800～1000美元，此外，由于卡是用印刷电路板的技术制作的，也要占用成本，上述费用及集成电路测试和系统测试的消耗将全部转嫁到消费者身上。
升级CPU卡的第三个缺点是设备的性能会受到影响，因为将CPU装在扩充卡上和直接装在母板上是不同的，会使CPU到母板组件间的信号通道延长，导致信号干拢及容性负载方面的问题，因而需要更多的信号处理电路，降低了工作速度。由于有这些问题，在486 CPU提供的55MHZ的最大工作时钟周期下，许多现今可得到的升级系统不能执行。
另一种将母板上的CPU升级的方法是将一小的印刷电路板或含有CPU及专用集成芯片的卡插入母板上已有的CPU接收插座中，虽然486 CPU与386CPU百分之百的兼容，但由于有扩充的接脚，所以很难安装在原先为386 CPU所设计的插座上，由于母板上能安装的空间有限，所以在将含有CPU的板或卡直接安装在已有CPU接收插座上时，要受空间限制。
由于当前PC机发展的方向是32位机，如Windows，os／2及Unix系统V，以386为基础的机器似乎会提早过期，然而由于386 CPU与486 CPU在价格上的差异，使以486为基础的系统不会很快具有吸引力。许多使用者现在虽然不需要486CPU的能力及操作性能，但能预见到未来要做升级的需要，而现有技术的模块化升级方法又有价格昂贵，缺少工业标准支持和难以安装、增加信号处理等问题。
本实用新型的目的是为满足技术发展需求而提供一种价格低廉、可升级化个人电脑母板，该母板具有对386 CPU及486 CPU的板上支援能力，并能克服现有技术所遭遇的困难，该母板能和IBM AT、PC－DOS、Window3、os／2、Xenix／Unix、Novell Netware 386及其他流行的作业系统完全兼容。
本实用新型的可升级化高性能PC可相容母板，包括386CPU和486CPU及用在这两个CPU之间做为升级选择的逻辑装置，该母板应包括可支援386微处理器及486微处理器插入的插座，只要改变一些选择跨接线，就可在两种微处理器间做升级选择，还应包括能支援386及486微处理器所有版本的通用集成芯片，该母板应符合工业标准(ISA)及扩充工业标准(EISA)，以便与标准汇流排架兼容。
综上所述，本实用新型的用于电脑中央处理单元CPU的可升级化母板，其特征在于是包括1)第一CPU和第二CPU的接收装置；2)供所述第一CPU或第二CPU存取数据信息、读取处理程序的存贮体装置；3)和所述的第一CPU及第二CPU接收装置有通信连接的通用集成芯片组，包括与所述第一及第二CPU有关、支持所述存贮体及系统控制信号的控制逻辑；4)在所述第一及第二CPU间做选择的CPU选择装置，所述CPU选择装置与所述集成芯片组、所述的第一及第二CPU接收装置有通信上的连接；5)在和接收装置安排连接并被所述CPU选择装置选定后，能和被选定的硬件设备及所述第一或第二CPU接收装置作双向通信的输入／输出装置；6)用于向所述集成芯片组及所述的第一及第二CPU提供时钟脉冲信号的时钟输入装置。
本实用新型的一个高性能PC可兼容母板实施例，包含80386微处理器、80486微处理器及80387／3167协处理器所用的三个插入式连接器；一存贮体子系统，包括具有可规划DRAM等待状态的板上静态及动态随机存取存贮器SRAM及DRAM；用于选择存贮体的扩充槽，可扩充板上高速存贮体，具有写操作的直接映射能力及用于突发模式操作的可规划80486读取适配等待状态；一基本输入／输出系统BIOS；一通用386／486集成芯片组，包括一集成存贮体控制器；工业标准(ISA)汇流排，包括数个扩充槽，有一个32位存贮体扩充槽，五个16位扩充槽及二个8位扩充槽；一用于调节系统时钟周期的晶体振荡器，数个选择跨接线，用于调节集成芯片组及微处理器插座间的控制信号；供产生时钟用的板上电池。
在执行升级运输时，将80386微处理器及80387／3167协处理器从其所在的插座上拨出，将80486微处理器插入自己的插座中，对跨接线作选择性的打开或关闭，使支援80486微处理器的集成芯片组件中的适当控制逻辑致能，升级后的处理机及速度都会改变，因此要适当调整晶体振荡器的工作频率。
本实用新型的优点之一是升级费用低，这是因为不需要购买价格昂贵，专用化程度高的模块结构，即一安装有CPU集成芯片组及高速存贮体的印刷电路板，用户只需负担升级CPU芯片的费用；本实用新型的优点之二是由于升级系统通过一直接附加在母板上的CPU插入式插座获得，因此可达到最大的操作性能及工作速度，而且不会有现有技术的模块化升级方法中的信号干扰及容性负载方面的问题。
下面通过实施附图详细说明本实用新型的技术。
附
图1为386／486微处理器可升级化母板的板上元件结构分布图。
附图2为图1所示母板的系统方框原理图。
附图3为图1所示CPU选择装置部分结构原理图。
附图4为图3中不同版本386及486CPU的选择跨接线的操作状态示意图。
附图5为CPU定向插入插座中的操作示意图。
参见附图1，1为按本实用新型构思所实施的386／486CPU可升级化母板。该母板1根据小型AT平台设计并包含了许多同先前技术母板相同的电子组件，如用于产生工作时钟的板上电池2；一基本输入／输出系统5，一工业标准汇流排(ISA)6，包括六个16位扩充槽7，二个8位扩充槽9及一个32位扩充槽12；板上动态存贮体装置，包括32M的SIMM模块组，一般用于SIMM库，如8、10所示，该板上动态存贮体可通过使用32位存贮体扩充槽12而扩充到额外的32M，母板1还包含许多电镀孔14a～14e，用于安装在电脑机壳的电脑基底支撑结构上(图中未示出)，母板1上不同组件间的连接由公知的电镀线完成，如SIMM库10及32位扩充槽12间的互连，11代表一般的连接情况。
母板1上还包含静态存贮体，包括可扩充至256K的一64K高速存贮体，一般情况以15表示，和可选择的标示存贮体17；数个微处理器插入式插座，包括适合接受第一CPU(CPU1)的插座16，适合接受与第一CPU相关的协处理器的插座18及适合接受功能更强大的第二CPU(CPU2)的插座20。在较佳的具体实施例中，CPU1选自386CPU系列产品，例如Intel及AMD公司的386CPU产品，而CPU2选自80486 CPU的任何版本产品，总称为486 CPU。插入插座18中的较佳协处理器包括Intel 80387及Weitek 3167协处理器，而本实用新型也可使用其他和386CPU相兼容的协处理器。
母板1上设有集成芯片组22、24，作为386及486CPU和板上存贮体及系统组件的接口，还设有集成外设控制器(IPC)26，作为待连接至母板1的外部设备的接口。本较佳实施例中，集成芯片组使用UMC82C480，购自Santa Clara的联合微电子公司(United Microelectronics Corporation缩写为UMC)，此82C480集成芯片组包括－82C481集成存贮体控制器(IMC)22及－82C482集成系统控制器(ISC)24、82C480集成芯片组可支援下列CPU版本工作速度为25、33及40MHZ的Intel及AMD386CPU的所有版本；工作速度为20或25MHZ的Intel 80486 sx／487sxCPU及协处理器，和工作速度为25、33或50MHZ的Intel 80486 DX CPU较佳的集成外设控制器26为UMC 82C206。由于它们的功能及操作已在使用手册上公布并为技术人员所熟悉，在此不再赘述。
在本最佳实施例中，上述控制器22、24、26，采用引线连接的方法连到母板1上，使用UMC的两个集成芯片是较佳的选择，因为和先前技术的三个专用组件比较，在CPU支援上有较大的可扩充性，而且对板上有限的实际使用面积而言，可提供更高的使用效率，在另一个实施例中，可使用插入式插座，将386或386专用三集成芯片组固定到母板上。
本实用新型使用一插入式晶体振荡器28来产生所需的时钟周期。而跨接器开关W1－W22及连接器J5－J9则用来闭合／断开及连接母板1上被选定的电路。大部分跨接器开关及连接器按已被接受的母板设计来使用，例如，跨接器W1及连接器J1(图中未示出)用于管理外部电池，跨接器W2管理显示选择，即彩色或单色显示，跨接器W3、W4、W6、W7及W9为辅助用，且为开路，跨接器W12－W15、W17、W18则控制高速存贮体的大小，连接器J2(图中未示出)为键盘连接器，J5是重置开关连接器，J6是发光二极管(LED)连接器，J7是Turbo开关，J8是扬声器连接器，J9是电源LED及键盘锁住连接器，余下的跨接器开关W5、W8、W10、W11、W19、W20及W22则控制集成芯片组22、24及处理器插座16、18及20间的信号联络。
在做386CPU到486CPU的升级时，用户将386CPU及387协处理器从其所在的插座16、18上拨去，将486CPU插入插座20中，选择跨接器开关W5、W8、W10、W11、W19、W20及W22的位置，调整CPU控制逻辑即可。关于该问题在附图3、4的说明中还将作更详细的说明。
参见附图2，为母板1的系统简化方框原理图，下面对该系统的操作作一般性说明。集成系统控制器24在时钟输入30处接收由晶体振荡器28产生的时钟信号，该信号经由时钟输出32送至时钟缓冲器34，其输出信号经导线37送协处理器36的时钟输入端，缓冲器输出经导线39送CPU1／CPU238、经导线41送集成存贮体控制器22，升级时钟信号则由导线43送到集成系统控制器24中。
图中CPU1／CPU2 38可为一386系列CPU或一486系列CPU。80386系列CPU是具有集成存贮体管理功能的高性能32位微处理器，80486本质上是一内部有8K高速存贮体及浮点单元的升级的80386。
386 CPU的83个信号接脚可分为三个组群，包括一数据汇流排，地址汇流排及状态／控制信号。486 CPU包括了386CPU的所有特点，并在性能上有所增进，486的指令组包括所有的386指令且，还加上可提供应用的附加指令，486芯片上的存贮体管理单元(MMU)和386的MMU完全兼容，486CPU在芯片上就有提供80387功能的协处理器，486CPU芯片上还设有高速存贮体，可用于贮存一些常用的信息及编码，以减少外部汇流排的使用，该486可实现RISC的设计技术(RISC为可降低指令组的电脑)，以减少指令循环执行次数。将上述特点组合后的486，产生了比386CPU多两倍的处理性能。
集成存贮体控制器(IMC)22包括两个独立的状态器，一为SRAM静态存贮体控制器，通过以47为总称的地址线和静态存贮体42作信号联络，静态存贮体42即图1中的高速存贮体15及标示存贮体17；另一为动态随机处理存贮体DRAM控制器，通过以49为总称的地址线和总称为动态存贮体的存贮体地址缓冲器、存贮体数据缓冲器27及SIMM库44作信号通信。
IMC22的高速控制器也和CPU1／CPU2 38及在CPU江流排45上的任何装置通信，如果静态存贮体的高速存贮体(图中未示出)为致能，只会影响32位存贮体的处理周期，在这些处理周期中，IMC22的静态存贮体控制器会通过线47来比较现在的汇流排地址及静态存贮体42的TAGRAM(图中未示出)的标示，如果这些标示符合，即为一适配的周期，该处理周期会被高速存贮体控制器终止而不是被DRAM控制器终止。如果这些标示不符合，即为失配周期，且在变更位为0及一读取周期中，静态存贮体42内CACHE RAM中的信息不会变更，高速存贮体控制器首先要求DRAM控制器经由线49并用来自CACHE RAM的信号作升级动作，然后将CACHE RAM、TAG RAM及ALTER RAM升级(CACHE、TAG、ALTER、RAM分别为超高速缓冲存贮器、标示和更换存贮器)。
如果高速存贮体为非致能，而解码结果为32位存贮体处理，其他的江流排会经线49转移到DRAM控制器，否则，这些汇流排周期会送到集成系统控制器24，而不会象AT12流排周期那样经过汇流排51。
IMC22具有用作系统组态的16个内部暂存器，这些暂存器可通过I／O口使用，并且受缓冲器27处的集成外设控制器(IPC)26所控制。此IPC26包括两个DMA控制器，两个中断控制器，计时器／计数器，存贮体映射器及即时时钟。
ISC24控制AT汇流排的动作并且提供CPU、DRAM更新及DMA／Master装置间的仲裁，因为CPU汇流排45及51为32位元汇流排，AT汇流排为16或8位之元汇流排，ISC24当CPU在AT汇流排上使用16／8位元装置或是当DMA／Master在AT汇流排上使用32位元局部DRAM或元件时，会执行32位元汇流排45、51与8或16位元AT江流排45之间的信息转换。
除数据线外，此集成系统控制器24也提供设定数据流向路径的所有所需的控制信号，I／O元件及系统板上的EPROM46连在汇流排53上，并用由总称为缓冲器52的数个缓冲器元件和汇流排隔开，键盘控制器54由系统基本输入／输出系统5隔开，并且用已知的方式和系统通信，系统BIOS最好具有一已知的自动识别特点，以区别是何种处理器，386CPU或486CPU正在工作。
参见附图3，CPU选择装置，母板1的跨接器开关控制逻辑的结构原理图，显示出386／486CPU可升级化母板的主要部件，这些部件由跨接器开关实现互连。在本实用新型的较佳实施例中，UMC82C480芯片，包括集成存贮体控制器(IMC)22及集成系统控制器(ISC)24和跨接器开关W5、W8、W10、W11、W19、W20及W22一起配合使用，以在CPU1及CPU2间作出选择，图3中示出各元件接脚号及用作主要逻辑连接的逻辑编码缩写，使其由386CPU升级到486CPU。
W11是完成CPU升级的主要跨接器开关，跨接器开关W11的作用如同一时钟分配器，可控制振荡器4产生的时钟频率到集成存贮体控制器22及集成系统控制器24和升级选定的CPU2。跨接器W11的设定只会影响486CPU的工作速度，386CPU工作速度为每周期两个脉冲，而486CPU的工作速度为每周期一个脉冲，因此举例来说，一工作速度为25MHZ的386CPU就需要频率为50MHZ的振荡器，在将－25MHZ的386CPU升级到一25MHZ的486CPU时，跨接器W11的三个接脚就可以选择半50MHZ的时钟分成一半，但要注意如果将25MHZ386CPU升级到50MHZ486CPU，则跨接器W11不动作。
同时也要注意，当386CPU与486CPU工作速度相同或后者的工作速度为前者的双倍时，振荡器4不需改变工作频率，然而如果已升级的486CPU速度与原先的386CPU速度不同时，则必须改变振荡器的工作频率。例如将40MHZ386CPU升级到50MHZ486CPU，需将原先的80MHZ振荡频率改变到50MHZ，如果此时跨接器开关W11是设定在作除法时(除2)要采用100MHZ的振荡器。
跨接器W19控制集成存贮体控制器22及集成系统控制器24接脚130及29的信号，在跨接器W19选择为开路时，接脚130及29处信号为高态，P386＝1，且集成存贮体控制器22及集成系统控制器24同80386CPU一齐工作。在跨接器W19为闭合时(短路)，接脚130及29处信号为低态，P386＝0，集成系统控制器24及集成存贮体控制器22和80486CPU一齐工作。
此CPU选择装置还包括跨接器开关W5、W10及W22，以选择不同版本的486CPU，如80486DX、80486SX和80486SX。
集成存贮体控制器22，在接脚130信号为高态时，接脚150的信号(PRS387＃)表示存在80387协处理器36，接脚152的信号(Busy＃)通知CPU现协处理器处于忙状态，接脚139接收的信号(ERROR＃)表示80387协处理器的错误状态信号，在接脚130的信号为低态时，接脚152处所接收的信号(IGNNE＃)表示80486DX／80487SX的数字误差可忽略，此信号会经由跨接器开关W22回到接脚152(IGNNE＃)，接脚139的信号(FERR＃)表示来自80486DX／80487SX的浮点错误信号，此信号会经由跨接器开关W10回到CPU2的接脚48。
集成系统控制器24，其接脚4(NMI)为不可屏蔽中断，接脚3(ERROR6＃)的信号表示存在80387协处理器，该信号会经由跨接器开关W8回到CPU1的接脚8′(ERROR＃)，接脚144的信号表示存在80486SXCPU。
如果要用其他版本的处理器，还可加入额外的跨接器开关以选择CPU，此CPU选择装置还可包括判别电子装置，以判定将要选择何种CPU，例如可设一具有自动判别功能的系统BIOS，自动判别是386CPU还是486CPU，也可增加软件以补充系统BIOS，来确定母板上安装的CPU是何种系列何种版本。此信号在适当时候送出，例如在启动系统时，送到集成芯片组控制器芯片的适当输入端。
在较佳实施例中，跨接器开关W8及W20使协处理器36致能。对Intel80387协处理器而言，跨接器开关W8及W20为短路闭合，以使协处理器36致能，而对Weitek 3167协处理器而言，跨接器开关W8及W20为开路。
参见附图4，图4示出了现有386及486处理器及80386、3167协处理器各版本跨接器开关的设定。
参见附图5，接收插座16及CPU1分别设有一被截的转角16a及38a(或者缺口)，两转角对齐以确保CPU1在接收插座16中定向，CPU2及协处理器和它们的接收插座也以相同的方法正确定向，以便在升级操作中正确地插入、拨出相应的处理器。
本实用新型的CPU可升级化母板，完成特定的升级功能，由选自386CPU系列的第一微处理器CPU1升级到从486CPU系列中选出的功能更强的第二微处理器CPU2，但本实用新型的技术并不局限于实施例所述的386／486 CPU的升级换代。
权利要求1.一种用于电脑中央处理单元CPU的可升级化母板，其特征在于是包括1)第一CPU和第二CPU的接收装置；2)供所述第一CPU或第二CPU存取数据信息、读取处理程序的存贮体装置；3)和所述的第一CPU及第二CPU接收装置有通信连接的通用集成芯片组，包括与所述第一及第二CPU有关、支持所述存贮体及系统控制信号的控制逻辑；4)在所述第一及第二CPU间做选择的CPU选择装置，所述CPU选择装置与所述集成芯片组、所述的第一及第二CPU接收装置有通信上的连接；5)在和接收装置安排连接并被所述CPU选择装置选定后，能和被选定的硬件设备及所述第一或第二CPU接收装置作双向通信的输入/输出装置；6)用于向所述集成芯片组及所述的第一及第二CPU提供时钟脉冲信号的时钟输入装置。
2.根据权利要求1所述的用于电脑中央处理单元CPU的可升级化母板，其特征在于还包括第一CPU协处理器的接收装置，所述协处理器接收装置和所述CPU选择装置及所述集成芯片组有通信上的连接。
3.根据权利要求1所述的用于电脑中央处理单元CPU的可升级化母板，其特征在于所述的第一CPU和第二CPU的接收装置是以插入式插座附着在所述母板上。
4.根据权利要求2所述的用于电脑中央处理单元CPU的可升级化母板，其特征在于所述的第一CPU协处理器的接收装置是以插入式插座附着在所述母板上。
5.根据权利要求1所述的用于电脑中央处理单元CPU的可升级化母板，其特征在于所述的CPU选择装置是跨接器开关。
6.根据权利要求5所述的用于电脑中央处理单元CPU的可升级化母板，其特征在于所述的跨接器开关，至少有一个是时钟信号的除法开关。
专利摘要本实用新型涉及PC机的可升级化母板，为满足技术升级要求并减少费用而设计，包括用于CPU1及其协处理器、CPU2的插入式插座，存贮体，可选择存贮体的扩充槽，具有直接映射能力的可扩充板上快读存贮体，BIOS系统、可支援CPU1及CPU2的通用集成芯片组，有数个扩充槽的工业标准汇流排、晶振器和由数个跨接器开关组成的CPU选择装置，升级时拨去CPU1及其协处理器，插入CPU2并选择跨接器开关，使集成芯片组的控制逻辑致能以支持CPU2。
文档编号G06F1/00GK2146735SQ9320087
公开日1993年11月17日 申请日期1993年1月29日 优先权日1993年1月29日
发明者牟恒善 申请人:牟恒善