专利名称：余数制系统中的一种求余网络和余/+转换器电路的制作方法
技术领域：
本发明涉及一种信号和信息处理系统，特别适用于余数制信号处理系统。
余数制信号处理系统中用余数进行运算而实现无进位并行运算，其优点是显而易见的。但其两个关键电路余数约化和余数－＋进制转换，特别是后者，算法复杂，实施较难，严重影响了该系统的运行速度。曾经有人探讨用人工神经网络的方法实现余数约化和余－＋转换运算(IEEE TRANS CIRCUITS SYST。VOL.37，PP.1048—1052，Aug.1990)，但由于用递推算法，不能达到高速，而且由于算法复杂，电路参数与运算系统有关而缺乏通用性。
针对上述现有技术存在的缺点，本发明提供一种神经网络余数制信号处理系统的两个关键电路(1)模数可控求余非线性网络，(2)高速通用余数－＋进数转换器。
本发明所提供的求余网络是一种模数可控的求余非线性网络，该网络基于非对称的HOPFIELD神经网络。数X的余数R满足下列关系式X＝KM＋R，其中M为模数，K为任意整数，O≤R＜M。余数约化电路如图1图2所示，具有高增益S形非线性函数的放大器或滞后比较器g出口端与压控放大器VCVGA联接，放大器g的输入U与输出V满足 ，T是反馈电压连接系数，K是输入电压连接系数，K’是偏置电压连续接系数，它们分别为 Ki＝1，i＝1，2，…，N 压控放大器VCVGA的输出电压V，其出口端与N个放大器g的入口端连接，控制电压Vcontrol与放大器VCVGA连接，N—L个放大器的入口端与输入电压Vref连接，L个放大器g的入口端与输入电压-1(V)及Vx连接。
本发明余/＋转换器电路如图2、图3所示，放大器A的输出信号反馈给N个求余网络<>Mi的输入端，N个求余网络<>Mi的输出分别与N个输入的余数制信号求和(∑)，送至控制电路Con＋rol CirCui＋产生一个开关S的控制信号，另，N个求和信号作为开关S的输入信号，开关的输出信号送入放大器A的输入端，N个信号φ分别输入给N个比较器Comparator，每个比较器的输出，一路给与门AND，另一路给非门NOR，与门和或非门NOR的输出都送给或门OR的输入端，或门OR和或非门NOR的输出作为二选一多路选择器M的两个信号，M的输出接到M的选择控制端。
本发明的优点(一)速度快，余/＋转换器可以在几个时间常数RC内得到输出，一般为几个纳秒，这是传统的数字电路方法和查表方法不能与之比拟的。求余网络速度更快。(二)通用性强，求余网络的运算模数由外加电压控制，电路参数与模数无关，余/＋转换器不需要输入或存储，中国余数定理中乘法逆等参数，通用性极好，而其他任何余/＋转换方法都需要这些参数，而当参数固定后，只能解决特定的余/＋转换问题。(三)算法简单，容易设计。传统的余/＋转换方法是严格计算中国余数定理，算法及其对应的网络设计较为复杂，而本发明中的余/＋转换器只是用计算余数来实现，十分简单。
如下附图1模数可控的求余非线性网络附图2模拟量输出的求余网络及其符号表示附图3高速通用余数/＋进制数转换器
权利要求
1.余数制系统中的一种求余网络，其特征为该求余网络是一种基于神经网络方法的模数可控的非线性网络，该网络基于非对称的HOPFIELD神经网络，数X的余数R满足下列关系式X＝KM＋R，其中M为模数，K为任意整数，O≤R＜M，余数约化电路为具有高增益S形非线性函数的放大器或滞后比较器g的出口端与压控放大器VCVGA联接，放大器的输入U与输出V满足 T是输出电压的反馈系数，K’是偏置电压连接系数，K是输入电压连接系数，它们分别为 K1＝1，i＝1，2，…，N 第L＋1到第N个放大器g的输出端分别与N—L个压控放大器VCVGA的输入端相接，电压Vcontrol是压控放大器VCVGA的控制电压，第1至第L个放大器的入口端与-1(V)电压连接，第L＋1到第N个放大器的入口端与电压Vref连接，Vref为-m(V)。
2.一种由权利要求1所述网络构成的余/＋转换器电路，其特征为放大器A的输出信号反馈给N个求余网络<>mi的输入端，N个求余网络<>mi的输出分别与N个输入的余数制信号ri求和(∑)，送至控制电路Control CirCui＋产生一个开关S的控制信号U，另，N个求和信号φ作为开关S的输入信号，开关的输出信号送入放大器A的输入端，N个信号φ分别输入给N个比较器Compator，每个比较器的输出，一路给与门AND，另一路给或非门NOR，与门AND和或非门NOR的输出都送给或门OR的输入端，或门OR和或非门NOR的输出作为二选一多路选择器M的两个输入信号，M的输出接到M的选择控制端。
全文摘要
本发明涉及一种信号和信息处理系统，特别适用于余数制信号处理系统的求余运算和余- +转换，它给出一种模数可控的求余非线性网络，与此相应，本发明还提供一种余/+转换器电路。因此，本发明所提供的求余网络运行速度快，模数可控；所提供的余/+转换器可以在几个时间常数RC内得到输出，一般为几个纳秒，通用性强，且算法简单，便于设计。
文档编号G06G7/00GK1119308SQ9410099
公开日1996年3月27日 申请日期1994年2月7日 优先权日1994年2月7日
发明者孙洪, 姚天任 申请人:华中理工大学