专利名称：进行快速阿达玛变换的方法和装置的制作方法
技术领域：
本发明涉及数字信号处理，本发明特别涉及进行快速阿达玛(Hadamard)变换的新颖改良方法和装置。
背景技术：
波形编码过程把一组波形变成一组改良的波形。这组改良的波形比原先一组波形在通信中可提供改进的比特差错概率PB，在改良的一组波形中信号尽可能地不同。对此的另一方法是使任意两个波形i和j之间的互相关(由Zij表示)尽可能地小。
相关(Zij)定义如下Zij=1E∫OTSi(t)Sj(t)dt----i≠j---(1)]]>以及E=∫OT(Si)2(t)dt----∀i]]>这里Si(t)和Sj(t)是两个波形函数。在由双极性脉冲(+1，-1)组成的波形组中，互相关(Zij)可定义如下 当逆相关时出现互相关的最小可能值(Zij＝-1)，但是，这只在组中波形数为二和波形正相反时才有，通常，可得到的最好波形组的所有互相关值为零，于是波形组被称为正交的。通信中大多数常用的波形码是正交码。
将一数据组变换成一正交数据组的方法之一是利用Hadamard变换。Hadamard变换的特征由Hadamard矩阵表示，其中每一行与其余每一行正交，即按照式2，对每两行来说，一致的数量等于不一致的数量。Hadamard矩阵的每一行可称为沃尔什(Walsh)序列。
一个n价Hadamard矩阵可递归地如下定义H2n=HnHnHnHn---(3)]]>这时H1定义为H1＝〔l〕 (4)以及H′i＝-Hi这样，H2=111-1----(5)]]>类似地，由式3，H4为H4=11111-11-111-1-11-1-11---(6)]]>以及H8为 已经有了快速算法来提高进行Hadamard变换的效率，这些做法利用了这一事实，即Hadamard矩阵是实的、对称的和行与行是正交的。由于Hadamard矩阵含有±1，因此在变换运算中无需乘法，而且，由于n阶Hadamard只矩阵(Hn)可写成n个稀疏矩阵的乘积，加法和减法的数量可从n2减少到n log2n，即，Hn=H-nlog2(n)----(8)]]>这里 注意上面的n/2行和下面的n/2行每行只有两个非零项，变换V=H-nlog2(n)=H-n·H-n······H-n·u----(10)]]>可用Hn用对u运算log2n次来完成，由于Hn的结构，每次Hn对矢量运算时仅需n次加法和减法，故总共n·log2(n)次加减法。
与采用上述快速Hadamard变换相关的问题是存储器资源的负担，此外，上述方法不允许串行处理。由此，就需要有更好的方法和装置来进行快速Hadamard变换，减轻存储器资源的负担，并允许串行处理，这种方法是本发明的主题。
发明概述本发明是进行快速Hadamard变换的新颖和改进的方法和装置，二阶Hadamard变换可由一接受两输入值a和b并输出两个值(a+b)和(a-b)作为响应的单元来进行，该单元可用具有一加法器和一减法器、两个多路转换器和一存储单元的硬件来实现。
上述单元可这样实现，把输入连续送到减法器的相减输入端、加法器的相加输入端和第一多路转换器的B输入端。减法器的输出提供给第一多路转换器的A输入端，加法器的输出提供给第2多路转换器的A输入端，第一多路转换器的输出提供给存储单元的输入端，存储单元的输出连接到减法器的相加输入端、加法器的第二相加输入端和第二多路转换器的B输入端，随后连续地在第二多路转换器的输出端提供输出。
现在为了提供实现4阶Hadamard变换的装置，上述基本单元与另一略作修改的这种单元串联，串联的第二单元修改之处在于有一第二存储单元与第一存储单元串联，这样第一多路转换的输出首先存储在第一存储单元中，然后在下一时钟周期中，存储在第一存储单元内的数据可移到第二存储单元中，这发生在下一时钟周期内送到减法器和加法器的相加输入端、以及第二多路转换器的B输入端之前。
继续延伸，则可实现8阶Hadamard变换，增加一经修改的第三单元，这次有四个存储单元串联，等等，最后一个Hadamard单元的存储单元数目等于Hadamard阶数的一半。重要的是应注意这些存储单元的存储要求并不相同，这是因为两个m位数之和是一个m+1位数。这样，其后的每一级存储单元需要比前面的存储单元大一位，以保持数的准确。
为了节省进行这种运算所必需的存储器，作为上述装置的进一步发展，单元的次序可被颠倒，例如，在8阶Hadamard变换的情形下，第一单元可有四个存储单元，存储单元有(m+1)位宽，这里m是输入的位数，下一单元可有两个(m+2)位置的存储单元，而串联中的最后单元含有一个(m+3)位宽的存储单元。
所以，本发明的目的是提供一种使用简单硬件进行Hadamard变换的装置，通过采用具有进位资源的一位加法器，可进行Hadamard变换，此时输入每次一位串行地送到变换器。
本发明的进一步目的是，通过有效地截断存储在上述存储单元中的值，额外节省存储器。
附图简述本发明的特点、目的和优点将由于结合附图的叙述而更易了解，相同的标号总是代表相同的部件，其中
图1是进行4阶Hadamard变换的Hadamard变换装置的方框图；图2是进行64阶Hadamard变换Hadamard变换装置的方框图；图3是进行64阶Hadamard变换的Hadamard变换装置的一种改进例子的方框图；图4是串行输入FHT级联的方框图。
较佳实施例的详细描述本发明是用于进行快速Hadamard变换(FHT)的方法和装置。图1中，示出了一种用于进行4阶Hadamard变换本发明的示例。例如，若四个数字样本(a1、a2、a3、a4)一组构成一个输入码元，图3所示装置对输入码元进行FHT，以按下面式11提供FHT编码码元11111-11-111-1-11-1-11×a1a2a3a4=]]>[(a1+a2+a3+a4)，(a1-a2+a3-a4)，(a1+a2-a3-a4)，(a1-a2-a3+a4)](11)应注意到，在本例中的维数为4用于示例，而本发明的方法和装置同样可用于所有确定的维数的快速Hadamard变换。
在示例的实施例中，每一数字样本(a1、a2、a3和a4)用8位表示，尽管其它长度的位数也同样可用于本发明。第一输入样本a1送到输入信号线上。输入样本a1提供给减法器2(为相减而构成的加法器)的相减输入端、加法器6的第一输入端以及多路转换器的输入端B，多路转换器4把输入信号线的信号或减法器2的输出的信号提供至其输出端。在第一输入周期中，多路转换器4的输入端提供输入信号线上的信号，在第二输入周期，多路转换器4的输出端提供减法器2的信号，并在每一输入周期按此方式进行切换。这样，在第一输入周期，多路转换器4在其输入端提供样本a1，该样本被存储单元10接收和存储。
在第二输入周期中，下一个输入样本a2被送到减法器2的相减输入端、加法器6的第一输入端和多路转换器4的输入端B，存储单元10的存储值a1被送到减法器2的相加输入端、加法器6的第二输入端和多路转换器8的输入端B，作为响应，减法器2在其输出端产生值(a1+a2)，这也出现在多路转换器4的输出端并存储存储单元10，加法器6在输出端产生值(a1+a2)。多路转换器8在其输出端提供加法器6的输出或是存储单元10的输出，在第二输入周期中，在多路转换器8的输出端提供加法器6的输出，在第三输入周期，在其输出端提供存储单元10的输出，并且每一输入周期在把这些信号提供给输出端之间进行切换，这样，对第二输入周期，多路转换器8在输出端提供加法器6的输出值(a1+a2)。
多路转换器8的输出(a1+a2)提供给减法器1 2的相减输入端、加法器16的第一输入端以及多路转换器14的B输入端，多路转换器14的输出端在第二和第三输入周期提供多路转换器8的输出，然后在第四和第五周期提供加法器12的输出，并且每两个周期切换一次，这样，对第二输入周期，多路转换器14把多路转换器8输出的信号(a1+a2)送到存储单元20并存入其中。
在第三输入周期，样本a3提供给减法器2的相减输入端、加法器6的第一输入端和多路转换器4的输出端B，存储单元器把存储值(a1-a2)送到减法器2的相加输入端、加法器6的第二输入端和多路转换器8的B输入端，多路转换器4把输入信号线上的值a3送到存储单元10并且存入其中，多路转换器8在其输出端提供其B输入端的信号(a1-a2)。
多路转换器8的输出值(a1-a2)送到减法器12的相减输入端、加法器16的第一输入端和多路转换器14的B输入端。存储单元20将其内容(a1+a2)传送给存储单元22。多路转换器14把多路转换器8的输出信号(a1-a2)送到存储单元20。
在第四周期，下一个输入样本a4送到减法器2的相减输入端、加法器6的第一输入端和多路转换器4的输入端B，存储单元10把其存储值a3送到减法器2的相加输入端、加法器6的第二输入端和多路转换器8的B输入端。减法器2把(a3-a4)送到多路转换器4的A输入端，多路转换器4将减法器2的输出(a3-a4)送到存储单元10并且存入其中。加法器6把和(a3+a4)送到多路转换器8的A输入端，多路转换器8在其输出端提供加法器6的输出(a3+a4)。
多路转换器8的输出值(a3+a4)送到减法器12的相减输入端、加法器16的第一输入端和多路转换器14的B输入端，存储单元22把其内容(a1+a2)送到减法器12的相加输入端、加法器16的第二输入端和多路转换器18的B输入端，存储器20把其内容(a1+a2)传送给存储单元22，作为响应，减法器12将其输出(a1+a2)-(a3+a4)提供给多路转换器14的A输入端，多路转换器14把减法器12的输出值(a1+a2)-(a3+a4)送到存储单元20并且存入其中。然后，加法器16将其两输入的和(a1+a2)+(a3+a4)送到多路转换器18的A输入端，多路转换器18在输入周期4和5提供加法器16输出的信号，然后在输入周期6和7提供存储单元22的输出作为其输出，并且每两个周期切换一次，多路转换器18提供所需的和(a1+a2+a3+a4)作为FHT装置第二级的第一输出。
在第五输入周期中，下一输入样本a5送到减法器2的相减输入端、加法器6的第一输入端和多路转换器4的输入端B，存储单元10将其存储值(a3-a4)送到加法器2的相加输入端、加法器6的第二输入端和多路转换器8的B输入端。多路转换器4把输入信号线上的值a5送到存储单元10并且存入其中，多路转换器8在其输出端提供存储单元10输出的信号(a3-a4)。
多路转换器8输出端值的(a3-a4)送到加法器2的相减输入端、加法器16的第一输入端和多路转换器14的B输入，存储器单元22将其内容(a1-a2)送到减法器12的相加输入端、加法器16的第二输入端的多路转换器18的B输入端。存储单元20将其内容(a1+a2)-(a3+a4)传送到存储单元22。减法器12对多路转换器14的第一输入端提供(a1-a2)-(a3-a4)，多路转换器14将该值送到存储单元20。类似地，加法器16提供(a1-a2)+(a3-a4)即(a1-a2+a3-a4)，至多路转换器18的第一输入端，而多路转换器18在其输出端提供该值。
在第六输入周期中，下一输入样本a6送到减法器2的相减输入端、加法器6的第一输入端和多路转换器4的输入端B，存储单元10将其存储值a5送到减法器2的相加输入端、加法器6的第二输入端和多路转换器8的B输入端，减法器2提供(a5-a6)至多路转换器4的A输入端，多路转换器将其A输入端上的值(a5-a6)送到存储单元10并且存入其中。加法器6提供(a5+a6)至多路转换器8的A输入端，多路转换器8在其输出端提供其输入端A上的信号。
多路转换器8的输出(a5+a6)送到减法器12的相减输入端、加法器16的第一输入端和多路转换器14的B输入端。存储单元22然后将其内容(a1+a2)-(a3+a4)送到减法器12的相加输入端、加法器16的第二输入端和多路转换器18的B输入端，存储单元20将其内容(a1-a2)-(a3-a4)传送给存储单元22，多路转换器14将其B输入端信号(a5-a6)提供给存储单元20并且存入其中，多路转换器18将B在其输出端提供其输入端信号值(a1+a2)-(a3+a4)＝(a1+a2-a3-a4)。
在第七输入周期中，下一输入样本a7送到减法器2的相减输入端、加法器6的第一输入端和多路转换器4的输出端B，存储单元10将其存储值(a-a6)送到加法器2的相加输入端、加法器6的第二输入端和多路转换器8的B输入端多路转换器5将B输入的值a7送到存储单元10存入，多路转换器8在其输出端提供其B输入端的信号(a5-a6)。
多路转换器8的输出(a5-a6)送到减法器12的相减输入端、加法器16的第一输入端和多路转换器14的B输入端，存储单元22随后把其内容(a1-a2)-(a3-a4)提供给减法器12的相加输入端、加法器16的第二输入端和多路转换器18的B输入端。存储单元20将其内容(a5+a6)传送给存储单元22，多路转换器14将其B端输入端信号(a5-a6)送到存储单元20并且存入其中。多路转换器18在其输入端提供其B输入端信号值(a1-a2)-(a3-a4)＝(a1-a2-a3+a4)。
注意输入序列(a1、a2、a3、a4)的FHT(a1+a2+a3+a4，a1-a2+a3-a4，a1+a2-a3-a4，a1-a2-a3+a4)已成功地由该装置输出，由输入序列中的下一个a8到装置中，输入序列(a5、a6、a7、a8)的FHT的第一单元a5+a6+a7+a8，出现在该装置的输出端。该过程可不受限制地继续下去。
FHT装置的基本单元如虚线方框24所示，方框24中包括一个减法器12、一个加法器16和两个多路转换器(14和18)，该子系统称为FHT引擎。注意减法器是一带倒向输入端的加法器。这些部件与存储器件或存储单元结合，就形成一个完整的FHT级。把前一级的输出提供给增加的一级就可加上附加的级。某一级与其前一级的差别只在于存储单元数量增加了一倍(指定存储单元中的位数也必须增加一位)，以及存储单元改变切换变化的定时仅为前一级的一半。
图2中，表示一进行64阶FHT的装置的方框图，FHT引擎30、34、38、42、46和50都与图1中方框24详细表示的FHT引擎相同，而存储器32、36、40、44、48和52是诸如由移位寄存器构成的，如图1中描述的互相连接的存储器单元或数据锁存器，在示例的实施例中，输入到FHT引擎30的数据有8位，尽管本发明同样可用于任何位长度的数据。
由于在本示例的实施中输入数据流由8位样本数据组成，存储器32中的存储单元必须能保持9位，以适应FHT引擎无截断时可能的输出，因为两个n位数字的和是一个(n+1)位数字，同样，存储器36的存储单元必须能存储10位，存储器40的存储单元必须能存储11位，存储器44的存储单元必须能存储12位，存储器48的存储单元必须能存储13位，以及存储器52的存储单元必须能存储14位。
图3表示本发明一种改进的实施例。图3中的装置进行64阶快速Hadamard变换，FHT引擎90、94、98、102、106和110与图1中详细表示的FHT引擎24结构相同，图3中FHT引擎的工作与图2中FHT引擎的工作的唯一区别在于FHT引擎90、94、998、102、106和110的多路转换器(未画出)的切换。第一级FHT引擎90的多路转换器每32个周期仅切换一次，第二级FHT引擎94的多路转换器每16个输入周期切换一次，最后一级FHT引擎110的多路转换器每一输入周期切换一次。
图3中改进的实施例与图2中实施例的重要区别在于节省了使用的存储器总数，回想处理8位长度数据的示例的实施例，第一存储器必须能存9位数字，下一个，即下一级的存储器，需要存储器10位的数字，所以，在改进的本实施例中，使用了要求存储器存储位数最低的级来存储最大数量的值，存储器2存储三十二个9位数字，存储器96存储十六个10位数字，存储100存储八个11位数字，存储器104存储四个12位数字，存储器108存储两个13位数字，而存储器112存储一个14位数字。采用此改进的实施例所节省的存储器位数可由下式算出 =Σi=1log2(n)(m+i)·(2log2(n)-i-2i-1).----(12)]]>这里n是所进行的FHT的阶数，而m是每个输入的位数。
图4中，表示实现本发明的另一种做法，用于接受作为串行位流的样本。在这一做法中，包括输入样本的位串行地送入FHT装置。对每一输入样本，样本的各个位被送到FHT引擎的最低有效位(LSB)到最高有效位(MSB)，一个输入位被提供给减法器120的第一相减输入、多路转换器124的B输入端和加法器128的第一相加输入端。此外，存储单元126的输出数据送到减法器120的相加输入端。减法器120的最后一个输入端，即第二相减输入端，是前一运算的借位端，由延迟单元122提供，延迟单元122和130提供持续时间为1位时间间隔的延迟，减法器120随后从相加位减法被延迟的借位和当前的相减输入位，这一运算提供了两位输出数据，包括提供给延迟单元122的借位，以及一提供给多路转换器124的A输入端的差值位。
多路转换器124从其两个输入端之一选择数据，以提供至其输入端，多路转换器124和132的切换周期与前述相同，注意输入周期定义为提供包括一输入样本的所有位所需的时间间隔，如前所述，输入位提供给加法器128的第一相加输入端。存储单元126的输出也提供给加法器128的第二相加输入端。此外，经延迟的加法器前一加法运算的进位由延迟器130送到加法器128的第三相加输入端。三个输入(经延迟进位、输入位和存储单元的输出位)相加以提供两数据位，第一位是进位，送到延迟单元130，以及和位1送到多路转换器132的A输入端，多路转换器132也在其B输入端收到存储单元126的输出位。随后，多路转换器132选择其两个输入端之一的数据，按前述切换操作在其输入端提供FHT系数之一的一位。
最后一种可单独或与上述改进结合使用的方法是利用截断，当数据以并行方式提供给FHT装置时，可通过向存储单元仅提供数据的预定数量的最高有效位来实现截断，在提供给FHT装置的数据为串行流时，首先提供给存储单元的最低有效位的哪些位被移到和最终移出一第一存储单元，其表现为一个串进并出移位寄存器。当只有最高有效位保留在存储单元中时，就得到了截断，然后这些位可并行移到下一存储单元中。
上述较佳实施例的叙述是为了使本领域的技术人员能作出和使用本发明，这些实施例的各种修改对本领域技术人员来说是显然的，这里确定的一般原理可用于其它实施例而无需创造能力。这样，本发明不限于这里所述的实施例，而应按照与这里所述的原理和新颖特点一致的最宽范围。
权利要求
1.一种进行阿达玛(Hadamard)变换运算的装置，包括一组依次连接的FHT引擎装置，接收一对应的输入码元和一对应的经延迟的处理过的码元，从所述经延迟的处理过码元减去所述输入，提供一差值码元，按一预定的选择方式从所述差值码元和所述输入码元选择一处理过的码元，将所述经延迟的处理过的码元与所述前一FHT引擎装置输出码元相加，提供一和码元，并从所述经延迟的处理过的码元与所述的和码元对其后的FHT引擎装置选择并提供一输入码元，并由最后一FHT引擎装置提供一输出码元；以及一组延迟装置，连接到所述一组FHT引擎中对应的一个，接收所述处理过的码元，并按一相应的预定延迟方式延迟所述处理过的码元。
2.如权利要求1的装置，其特征在于，每一所述一组FHT引擎装置包括差值装置，接收所述输入码元和所述经延迟的处理过的码元，并从所述经延迟的处理过的码元中减去所述输入码元以提供所述差值码元；第一多路转换器装置，接收所述差值码元和所述输入码元，并按第一预定选择方式提供所述差值码元和所述输入码元之一作为所述处理过的码元；加法装置，接收所述输入码元和所述经延迟的处理过的码元并相加，提供所述和码元；以及多路转换器装置，接收所述和码元与所述经延迟的处理过的码元，并按第二预定选择方式提供所述和码元与所述经延迟的处理过的码元之一。
3.如权利要求1的装置，其特征在于，所述一组延迟装置的每一延迟装置将所述处理过的码元延迟一段延迟时间，它等于连接到前一FHT引擎的延迟装置的延迟时间的两倍。
4.如权利要求1的装置，其特征在于，所述一组延迟装置的每一延迟装置将所述处理过的码元延迟一段延迟时间，它等于连接到前一FHT引擎的延迟装置的延迟时间的一半。
5.如权利要求1的装置，其特征在于，所述输入码元是串行提供的，每一所述FHT引擎包括差值装置，接收一经延迟的借位信号、所述经延迟的处理过的码元以及所述输入码元，从所述经延迟的处理过的码元的一位减去所述经延迟的借位码元和所述输入码元，提供所述差值码元和一借位码元；第一延迟装置，接收所述借位码元，并按预定的持续时间延迟所述借位码元，提供所述经延迟的借位码号；第一多路转换器装置，接收所述输入码元和所述差值码元，按预定的选择方式提供所述输入码元和所述差值码元之一，作为所述处理过的码元；加法装置，接收和相加所述输入码元、所述经延迟的处理过的码元和一经延迟的进位码元，提供所述和码元与进位码元；以及第二多路转换器装置，接收所述经延迟的处理过的码元与所述和码元，提供所述和码元与所述经延迟的处理过的码元之一，作为对下一级的所述输入码元。
6.一种进行Hadamard变换的方法，包括下列重复的步骤接收一输入码元；从经延迟的处理过的码元中减去所述输入码元，提供一差值码元；按照预定的选择方式，从所述差值码元和所述输入码元中选择一处理过的码元；按照预定持续时间延迟所述处理过的码元，提供所述经延迟的处理过的码元；将所述处理过的码元与所述输入码元相加，提供一和码元；以及按照第二预定选择方式，从所述和码元以及所述经延迟的处理过的码元中选择一输出码元。
7.如权利要求6的方法，其特征在于，所述延迟所述处理过的码元的步骤包括将一组存储器处理过的码元移到有着不同标识的阵列中，将所述处理过的码元存入具有初始标志的阵列中；以及存储在具有最终标志的阵列中的处理过的码元被作为所述经延迟的处理过的码元。
8.如权利要求6的方法，其特征在于，所述接收所述输入码元的步骤包括串行地接收所述输入码元的各位；所述从一经延迟的处理过的码元中减去所述输入码元的所述步骤进一步包括从所述经延迟的处理过的码元中减去一借位码元，并进一步包括按照所述相减步骤提供所述借位码元；以及将所述处理过的码元与所述输入码元相加的所述步骤进一步包括将一进位码元与所述处理过的码元和所述输入码元相加，进一步提供进位码元。
9.一种进行Hadamard变换运算的装置，包括一组FHT引擎装置，具有一带有两个输入端和两个输出端的第一FHT引擎装置，第一输入端接收一输入码元，第一输出端提供一处理过的码元，和一组依次连接的附加的FHT引擎装置，每个FHT引擎装置具有两个输入端，其第一输入端连接到前一FHT引擎的第二输出端；以及一组延迟装置，具有第一延迟装置，其一个输入端连接到所述第一FHT引擎的第二输出端，其一个输出端连接到所述第一FHT引擎装置的第二输入端，以及一组附加的延迟装置，有一输入端连接到一相应的附加FHT引擎的第二输出端，有一输出端连接到一相应的附加FHT引擎的第二输入端。
10.如权利要求9的装置，其特征在于，所述一组FHT引擎中的每一个包括差值装置，具有两个输入端以及具有一个输出端，第一输入端接收所述输入码元，第一多路转换器，具有两个输入端和一个输出端，第一输入端接收所述输入码元，而第二输入端连接到所述差值装置的输出端；加法装置，具有两个输入端以及具有一个输出端，第一输入端接收所述输入码元；以及第二多路转换器装置，具有第一输入端，连接到所述加法装置的输出端。
11.如权利要求10的装置，其特征在于，所述差值装置进一步包括第三输入端和第二输出端，所述加法装置进一步包括第三输入端和第二输出端，所述装置进一步包括第三延迟装置，有一输入端连接到所述差值装置第二输出端，并有一输出连接到所述差值装置第三输入端；以及第四延迟装置，有一输入端连接到所述加法装置第二输出端，并有一输出端连接到所述加法装置第三输入端。
12.一种进行Hadamard变换运算的电路，包括一组依次连接的FHT引擎电路，接收相应的输入码元和相应的经延迟的处理过的码元，从所述经延迟的处理过的码元中减去所述输入，提供差值码元，按预定选择方式从所述差值码元和所述输入码元中选择一处理过的码元，将所述经延迟的处理过的码元与所述前一个FHT引擎电路输出码元相加，提供一和码元，从所述经延迟的处理过的码元与所述和码元中选择并提供一输入给下一个FHT引擎，最后一个FHT引擎电路提供一输出码元；以及一组延迟电路，连接到所述一组FHT引擎电路中对应的一个，接收所述处理过的码元，按相应的预定延迟方式延迟所述处理过的码元，提供所述经延迟的处理过的码元。
13.如权利要求12的电路，其特征在于，所述一组FHT引擎电路中的每一个包括差值电路，接收所述输入码元和所述经延迟的处理过的码元，从所述经延迟的处理过的码元中减去所述输入码元，提供所述差值码元；第一多路转换器电路，接收所述差值码元和所述输入码元，按第一预定选择方式提供所述差值码元和所述输入码元之一作为所述处理过的码元；加法电路，接收所述输入码元和所述经延迟的处理过的码元并将其相加，提供所述和码元；以及多路转换器电路，接收所述和码元与所经延迟的处理过的码元，按第二预定选择方式提供所述和码元与所述经延迟的处理过的码元之一。
14.如权利要求12的电路，其特征在于，所述一组延迟电路的每一个将所述处理过的码元延迟一段延迟持续时间，这段时间等于连接到前一FHT引擎的延迟电路延迟持续时间的两倍。
15.如权利要求12的电路，其特征在于，所述一组延迟电路的每一个将所述处理过的码元延迟一段延迟持续时间这段时间等于连接到前一FHT引擎的延迟电路延迟持续时间的一半。
16.如权利要求12的电路，其特征在于，所述输入码元串行地提供，所述一组FHT引擎包括差值电路，接收经延迟的借位码元、所述经延迟的处理过的码元和所述输入码元，并从所述经延迟的处理过的码元的一中减去所述经延迟的借位码元和所述输入码元，提供所述差值码元和一借位码元；第一延迟电路，接收所述借位码元，按预定的持续时间延迟所述借位码元，提供所述经延迟的借位码元；第一多路转换器电路，接收所述输入码元和所述差值码元，按预定的选择方式提供所述输入码元和所述差值码元之一，作为所述处理过的码元；加法电路，接收所述输入码元、所述经延迟的处理过的码元和一经延迟的进位码元，提供所述和码元和一进位码元；第二延迟电路，接收所述进位码元，按预定持续时间延迟所述进位码元，提供所述经延迟的进位码元；以及第二多路转换器电路，接收所述经延迟的处理过的码元与所述和码元，提供所述和码元和所述经延迟的处理过的码元之一作为下一级的所述输入码元。
全文摘要
进行阿达玛变换的方法和装置，基本单元为FHT引擎，包括减法器2，从经延迟的处理过的码元减去输入码元；第一多路复用器4，提供经延迟的处理过的码元与输入码元之差，或第一输入码元；存储单元，存储第一多路转换器4的输出作为经延迟的处理过的码元；加法器6，把输入码元加到经延迟的处理过的码元；以及第二多路转换器8，提供输入码元与经延迟的处理过的码元之和，或经延迟的处理过的码元，作为输出。该基本引擎与各种存储器配置连用，各引擎可串联布置，进行确定阶数的阿达玛变换。
文档编号G06F17/14GK1138382SQ9419456
公开日1996年12月18日 申请日期1994年12月20日 优先权日1993年12月22日
发明者豪丹·德海西 申请人:夸尔柯姆股份有限公司