专利名称：控制对存储器访问的优先次序的装置和方法
技术领域：
本发明涉及一种在光盘再现设备中的系统解码器，尤其涉及在数字视盘(或多用途盘)再现设备中控制对存储器访问的优先次序的装置和方法。
作为一种用于数字运动图像的记录媒体，数字视盘是能记录高质量的视频/音频数据的廉价多媒体记录媒体。这样的数字视盘能记录二小时以上容量的MPEG2(运动图像专家组2)数字图像。
参照
图1，该图表示常规的数字视盘(DVD)再现设备，其中光盘电机160以恒速转动光盘100，具有光学头130的光学拾取器140读出在光盘100上的数字图像并将该数字图像变换成模拟高频(RF)信号。已变换的模拟信号被整形成脉冲以产生数据流性质的ESM(八至十六调制)数据。该ESM数据被加到系统解码器200和数字锁相环(以下称为“PLL”)300。系统解码器200执行对ESM数据的解调、纠错和解扰操作。存储器280包括第一和第二存储器(未示出)以便在系统解码器200执行上述操作的同时暂存从该系统解码器产生的数据。存储器280是DRAM(动态随机存取存储器)。微计算机500控制光盘再现系统的总体操作，并响应来自音频/视频(A/V)解码器600或ROM解码器950的数据传送起动信号而产生传送控制信号。数字PLL300包括相位比较器、压控振荡器和分频器，以产生与光盘再现信号同步的第一时钟。光盘驱动器控制器400根据由系统解码器200的同步检测器(未示出)提供的帧同步信号Sf并借助频率伺服和相位伺服来控制光盘转动的恒定线速和其他的光盘操作。音频/视频解码器600把系统解码器200的输出数据分离成音频数据和视频数据，以便把数据恢复成原始的音频和视频源数据。从音频/视频解码器600输出的已解调的音频和视频数据分别通过数模变换器800和NTSC编码器700被传送到扬声器970和监视器960。ROM(只读存储器)解码器950通常配备在主机(例如，个人计算机)中和按照主机的控制来操作。该ROM解码器950根据预定的接口方法把系统解码器200产生的数据传送给主机。
参照图2，在该图中表示图1中传统的数字视盘再现设备中的系统解码器200的详细框图。如图所示，从数字视盘100读出的ESM(八至十六调制)数据加到系统解码器。具体说，ESM数据用放大器114放大。连接到第一数据总线126的ESM调解器115对从放大器114输出的数据解调。连接到第一数据总线126的纠错电路116对从ESM解调器115输出的解调数据的错误进行纠正。从ESM解调器115和纠错电路116输出的数据存储到第一存储器(未示出)中。连接到第一数据总线126的第一存储器控制器121控制ESM解调器115和纠错电路116以对第一存储器访问。第一存储器刷新电路123按照第一存储器控制器121的控制来刷新第一存储器。解扰器117对从纠错电路116输出的已纠错数据解扰。内部SRAM(静态随机存取存储器)125存储解扰器117的已解扰数据。连接到第二数据总线127的数据写入器118把解扰器117输出的数据存储到第二存储器(未示出)。连接到第二数据总线127的微计算机存储器访问控制器119控制微计算机500以对第二存储器进行访问。连接到第二数据总线127的A/V解码器接口和DVD-ROM接口120是存储到音频/视频解码器600、ROM解码器950和第二存储器的已解扰数据的接口。第二存储器存储数据写入器118输出的数据。连接到第二数据总线127的第二存储器控制器122控制数据写入器118、微计算机存储器访问控制器119、及A/V解码器接口和DVD-ROM接口120以对第二存储器访问。第二存储器刷新电路124按照第二存储器控制器122的控制来刷新第二存储器。微计算机接口控制器111控制微计算机500和系统解码器200之间的接口操作。连接到第一和第二数据总线126和127的微计算机寄存器112接收微计算机接口控制器111输出的数据以存储用于控制系统解码器200的每一部件115-125的控制信号，并暂存由上述每一部件产生的状态信息以向微计算机500提供该状态信息。优先次序控制器113响应分别来自第一存储器刷新电路123、 ESM解调器115、纠错电路116、解扰器117、数据写入器118、微计算机存储器访问控制器119、A/V解码器接口和DVD-ROM接口120、以及第二存储器刷新电路124的访问请求信号而控制对存储器访问的优先次序。
从以上描述可以知道，现有技术的系统解码器200含有用于存储来自每一部件115-125的数据的三个存储器(即，第一和第二存储器以及内部SRAM)，从而导致尺寸和制造成本的增加。因此，需要改进优先次序控制器113以便减少存储器的数目。
因此本发明的目的是提供一种控制对存储器访问的优先次序的装置和方法，其中该装置只包括一个存储器而且对存储器的访问按照预定的优先次序来控制。
按照本发明的一个方面，在系统解码器中用于控制对存储器访问的装置包括多个共同访问该存储器的部件；连接到各上述部件和数据/地址总线以便控制对存储器访问的存储器控制器；以及使各上述部件能够按照预定优先次序对存储器访问的优先次序控制器。优先次序控制器响应各部件分别产生的请求信号而产生对相应部件的确认信号。如果这些部件同时产生二个或更多个请求信号，则优先次序控制器按照各部件的预定优先次序来产生对相应部件的确认信号。此外，如果访问起动信号被失活(inactivate)，则这些确认信号就随之被失活。
按照本发明的另一方面，在包括多个部件、用于存储各部件操作期间所产生的数据和存储各部件的操作数据的存储器、连接到各部件和数据/地址总线以便控制对存储器访问的存储器控制器、以及连接到各部件以便按照预定优先次序控制对存储器访问的优先次序控制器等组成部分的装置中，用于控制对存储器访问的方法，包括下列步骤产生用于请求对存储器访问以便允许各部分对存储器访问的请求信号；给对应于请求信号的部件产生确认信号，如果同时产生二个或更多个请求信号则按照预定的优先次序给各相应部件产生各确认信号；响应于确认信号而形成通向数据/地址总线的通信路径以对存储器访问；在对存储器访问期间产生访问起动信号；如果访问起动信号被激活则使确认信号激活，而如果访问起动信号被失活则使确认信号失活。
通过以下结合附图对本发明一示例性实施例的详细描述，本发明的上述和其他目的、特点和优点将变得更为明显，在这些附图中图1是常见的数字视盘再现设备的示意框图；图2是按照现有技术的在数字视盘再现设备中的系统解码器的示意框图；图3是按照本发明实施例的在数字视盘再现设备中的系统解码器的示意框图；图4是按照本发明实施例的图3中的优先次序控制器的框图；图5是按照本发明实施例的用于说明图3中优先次序控制器程序流程图6是按照本发明实施例用于说明图3中存储器控制器程序的流程图；以及图7是按照本发明的各种控制信号的时序图。
以下将结合附图详细描述本发明的优选实施例，在各附图中相同标号代表相同部件。此外，本领域的技术人员应当完全懂得许多诸如详细电路部件之类的细节只是以举例方式示出以促使对本发明更好的理解，然而不用这些细节也能实施本发明。此外，应当注意到可能有意略去关于相关现有技术的某些详细说明，如果这对于说明本发明的概念是不必要的话。
参照图3，按照本发明实施例的系统解码器200含有单个DRAM存储器280。微计算机接口控制器111控制微计算机500和本发明的系统解码器200之间的接口操作。微计算机500控制包括本发明系统解码器200在内的数字视盘再现系统的总体操作。
如果光盘电机160以恒定线速度旋转数字视盘100以便再现记录在光盘100上的图像，具有光学头130的光学拾取器140就读出光盘100上的数字图像数据并且把该数字图像数据变换成模拟高频(RF)信号。已变换的模拟信号被整形成数据流性质的ESM(八至十六调制)数据。ESM数据由放大器114放大然后传送到ESM解调器115。
ESM解调器115以预定位数的符号为单位来解调ESM数据。换句话说，ESM解调器115把ESM数据加到32位移位寄存器(未示出)。有选择地把从32位移位寄存器输出的32位中的低(或高)16位传送到十六至八解调器(未示出；以下称作16-8解调器)。16-8解调器把输入的16位数据变换成构成符号的8位数据。应当执行该项操作，因为数据在写到光盘100上时已经经历过八至十六(8-16)调制。此外，ESM解调器115在请求对存储器280访问以便对该存储器读或写时产生具有第二优先次序的第二请求信号REQ2。ESM解调器115响应加给它的第二确认信号ACK2而形成通向数据总线(或数据/地址总线)230的通信路径，以便对存储器280访问。
纠错电路116沿行和列的方向对包括从光盘100读出的数据在内的预定纠错码块进行纠错。
此时，存储器280通过数据总线230和存储器控制器210接收由ESM解调器115产生的ID(识别)数据和主数据，并以块为单位存储这些数据。具体说，存储器控制器210按照微计算机500的控制对存储器280寻址然后把相应的已解调数据存储到存储器280中，从而形成由16个扇区的数据组成的纠错块。存储器280还在沿行和列的方向执行纠错的同时缓冲存储数据，以及存储已纠错的数据。纠错电路116产生具有最高优先次序的第一请求信号REQ1以请求对存储器280的访问，并响应第一确认信号ACK1而形成通向数据总线230的通信路径，从而对存储器280访问。
解扰器117接收仅对应于存储在存储器280中的已纠错数据中主数据的数据，并补偿由解扰引起的时间延迟，以恢复到原始数据。解扰器117产生具有第三优先次序的第三请求信号REQ3以便请求对存储器280的访问，并响应第三确认信号ACK3而形成通向数据总线230的通信路径，以对存储器280访问。
微计算机存储器访问控制器119响应从微计算机500来的访问请求控制信号而产生第四请求信号REQ4，以允许微计算机500访问存储器280。一旦接收到第四确认信号ACK4，微计算机访问控制器119就形成通向数据总线230的通信路径，以对存储器280访问。
一A/V解码器接口和DVD-ROM接口120根据视盘的类型有选择性地将解扰的数据传送到A/V解码器和ROM解码器。A/V解码器接口和DVD-ROM接口120产生具有一第五优选次序的第五请求信号REQ5以便请求对存储器280的访问，且响应第五确认信号ACK5而形成通向数据总线230的通信路径，以对存储器280访问。
存储器刷新电路220刷新存储器280以防止存储器280的数据丢失。同样存储器刷新电路220产生第六请求信号REQ6以请求对存储器280的访问，并响应第六确认信号ACK6而形成通向数据总线230的通信路径，以对存储器280访问。
优先次序控制器240响应第一至第六请求信号REQ1-REQ6而产生第一至第六确认信号ACK1-ACK6。在同时施加二个或更多个请求信号的情况下，优先次序控制器240按照优先次序产生各个确认信号。根据接收到REQ1-REQ6中的任一请求信号，优先次序控制器240还产生对存储器控制器210的访问请求信号ACC-REQ，以允许对存储器280访问。
在微计算机500的控制下，存储器控制器210控制行和列地址信号的产生，和上溢、下溢的防止。即，存储器控制器210将从光盘100读出的数据存储到存储器280；以预定的块为单位从存储器280读出数据以向纠错电路116提供所读出的数据；把已纠错数据返回存储到存储器280的对应区域中，以及把解扰和解交错期间恢复的数据存入到存储器280中或者读出先前存储在存储器280中的数据。此外，一旦接收到访问请求信号ACC-REQ，存储器控制器210就响应数据总线230产生的读/写信号R/W而去访问存储器280的相应地址。在对存储器280访问期间存储器控制器210产生访问起动信号ACC-ACT，而当完成访问操作时则停止产生访问起动信号ACC-ACT。
微计算机寄存器112接收微计算机500输出的数据以存储用于控制系统解码器200各部分的各种控制信号，并存储上述各部分产生的状态信息以向微计算机500提供该状态信息。
微计算机接口控制器111控制微计算机500对微计算机寄存器112和存储器280读和写数据的操作。
参照图4，按照本发明实施例的优先次序控制器240包括接收分别从部件115、116、117、119、120和220来的第一至第六请求信号REQ1-REQ6的优先次序判别器312，以便按照优先次序分别产生第一至第六确认信号ACK1-ACK6给相应部件115、116、117、119、120和220。部件115、116、117、119、120和220响应按照优先次序的第一至第六确认信号ACK1-ACK6而形成通向数据总线230的通信路径，以对存储器280进行访问。然后，存储器控制器210按照优先次序控制各个部件115、116、117、119、120和220，以通过使用预定地址来对存储器280访问。
连接到优先次序判别器312的“或”门314接收第一至第六确认信号ACK1-ACK6以产生访问请求信号ACC_REQ给存储器控制器210。即，访问请求信号ACC_REQ是向存储器控制器210告知部件115、116、117、119、120和220中的一个部件请求对存储器280访问的信号。当存储器控制器210产生的访问起动信号ACC_ACT被失活到逻辑低状态时，优先次序判别器312停止产生响应各请求信号REQ1-REQ6的确认信号ACK1-ACK6。
参照图5，该图表示的流程图用于说明按照本发明实施例的优先次序控制器240的程序流动。首先，在步骤511，检验在优先次序控制器240中是否已产生请求信号REQx(其中x＝1-6)。如果已经产生请求信号REQx，则在步骤512优先次序判别器312检验所产生的请求信号REQx是否为二个或更多个。如果产生的请求信号REQx不是二个或更多个(即，产生一个REQx信号)，则在步骤513优先次序判别器312产生确认信号ACKx(其中x＝1-6)给相应部件。然而如果在步骤512产生的请求信号REQx是二个或更多个，则在步骤514优先次序判别器312判别这些请求信号REQx的优先次序，并在步骤515产生确认信号ACKx给具有较高优先次序的相应部件。
随着优先次序判别器312产生确认信号ACKx，在步骤516，“或”门314产生访问请求信号ACC_REQ给存储器控制器210。此后，在步骤517，优先次序判别器312判别是否已收到访问起动信号ACC_ACT。如果已收到访问起动信号ACC_ACT，则在步骤518优先次序判别器312检验访问起动信号ACC_ACT的产生是否已结束。如果当前访问起动信号ACC_ACT正在产生之中，则在步骤519优先次序判别器312检验是否有额外的请求信号REQx产生。如果正在产生访问起动信号ACC_ACT时有额外的请求信号REQx产生，则在步骤520，优先次序判别器312保持该请求信号REQx处于待机状态，然后返回到步骤518以再次检验访问起动信号ACC_ACT的产生是否已经结束。其结果是，如果访问起动信号ACC_ACT的产生已结束，则在步骤512，优先次序判别器312使该访问起动信号ACC_ACT失活，然后返回到步骤511以处理已经在步骤520处于待机状态的请求信号REQx。
参照图6，该图表示的流程图用于说明按照本发明实施例的存储器控制器210的程序流动。如图所示，在步骤611，存储器控制器210检验是否由优先次序控制器240产生了访问请求信号ACC_REQ。如果产生了访问请求信号ACC_REQ，则在步骤612存储器控制器210产生访问起动信号ACC_ACT，并且在步骤613形成通向数据总线230的通信路径，以允许相应部件对存储器280访问。如此，部件115、116、117、119、120和220就可以对存储器280访问。接着，在步骤614，存储器控制器210检验相应部件是否已结束对存储器280的访问。如果部件已结束对存储器280的访问，则在步骤615，存储器控制器210使访问起动信号ACC_ACT失活。
参照图7，该图显示按照本发明的各种控制信号的时序图，在该图中逻辑高电平表示激活电平。如果在时间T1同时产生第一和第二请求信号REQ1和REQ2，优先次序判别器312就判别请求信号REQ1和REQ2的优先次序，然后产生第一确认信号ACK1给对应于具有较高优先次序的第一请求信号REQ1的部件(即，纠错电路116)(见图5的步骤512-515)。一旦接收到第一确认信号ACK1，优先次序控制器240的“或”门314就产生访问请求信号ACC_REQ给存储器控制器210。稍后，优先次序判别器312从存储器控制器210接收访问起动信号ACC_ACT。一旦完成对存储器280的访问，访问起动信号ACC_ACT被失活到逻辑低状态。然后，优先次序判别器312把第一确认信号ACK1失活到逻辑低状态。作为第一确认信号ACK1失活的结果，访问请求信号ACC_REQ被失活到逻辑低状态，第一请求信号REQ1也被失活到逻辑低状态。此后，在时刻“a”，对应于处于待机状态的第二请求信号REQ2的第二确认信号ACK2被激活到逻辑高状态以允许相应部件(ESM解调器115)对存储器280访问。同样，在稍后当访问起动信号ACC_ACT被失活到逻辑低状态时，第二确认信号ACK2被失活到逻辑低状态。
如果在时间T2产生了第四请求信号REQ4，优先次序判别器312就产生第四确认信号ACK4，以允许相应部件(微计算机访问控制器119)对存储器280访问。稍后，如果在时刻“b”产生第五请求信号REQ5，优先次序判别器312就保持第五请求信号REQ5处于待机状态。当访问起动信号ACC_ACT被失活到逻辑低状态从而使第四确认信号ACK4失活到逻辑低状态时，优先次序判别器312把第五确认信号ACK5激活到逻辑高状态以允许相应部件(A/V解码器接口和DVD-ROM接口120)对存储器280访问(见图5步骤518-521)。
如上所述，按照本发明的系统解码器200只包括了一个能按照预定优先次序访问的存储器280，使得电路结构可以简化和制造成本可以降低。
虽然以上已对本发明的各种优选实施例作了详细描述，但是应当完全不言自明的是，本领域技术人员可认为是对本发明所讲述的基本概念作出的许多变动和/或修改仍将处于如附后的权利要求所限定的本发明的精神和范围之内。例如。本发明可应用于包括多个共同对存储器访问的任何装置。
权利要求
1.一种在系统解码器中用于控制对存储器访问的装置，其中所述系统解码器包括多个共同对存储器访问的部件及连接到所述诸部件和到数据/地址总线以便控制对所述存储器访问的存储器控制器，所述装置包括优先次序控制器，用于响应由所述诸部件分别产生的诸请求信号而产生诸确认信号给相应的所述诸部件；如果从所述诸部件同时产生二个或更多个请求信号则按照所述诸部件的预定优先次序来产生所述诸确认信号给相应的所述诸部件，以及如果访问起动信号被失活则使所述诸确认信号失活。
2.一种用于控制对存储器访问的装置，包括多个共同对所述存储器访问的部件，其中所述各部件产生用于请求对所述存储器访问的请求信号和响应确认信号而形成通向数据/地址总线的通信路径；连接在所述存储器和所述数据/地址总线之间的存储器控制器，用于响应访问请求信号而通过所述数据/地址总线控制所述存储器和所述诸部件之间的数据通信，以及用于在产生所述访问请求信号期间产生访问起动信号；以及优先次序控制器，用于响应从所述诸部件来的所述诸请求信号而产生所述诸确认信号给相应的所述诸部件；如果同时产生二个或更多个请求信号则按照所述诸部件的预定优先次序产生所述诸确认信号给相应的所述诸部件；响应所述诸确认信号而产生所述访问请求信号；以及如果在产生所述访问起动信号期间产生所述请求信号则在所述访问起动信号结束后产生所述确认信号给相应的所述部件。
3.一种在数字视盘再现设备的系统解码器中用于控制对存储器访问的装置，包括微计算机，用于控制所述系统解码器的总体操作；存储器，用于存储在所述系统解码器的操作期间产生的数据；光盘旋转控制器，用于按照所述微计算机的控制来转动数字视盘；连接到数据/地址总线的解调器，用于解调从所述数字视盘读出的数据；产生请求对所述存储器访问的第二请求信号；以及响应第二确认信号而形成通向所述数据/地址总线的通信路径；连接到所述数据/地址总线的纠错电路，用于对来自所述解调器的所述已解调数据进行纠错；产生请求对所述存储器访问的第一请求信号；以及响应第一确认信号而形成通向所述数据/地址总线的通信路径；连接到所述数据/地址总线的解扰器，用于解扰所述纠错电路输出的所述已纠错数据；产生请求对所述存储器访问的第三请求信号；以及响应第三确认信号而形成通向所述数据/地址总线的通信路径；连接到所述数据/地址总线的微计算机存储器访问控制器，用于控制所述微计算机以对所述存储器进行访问；产生请求对所述存储器访问的第四请求信号；以及响向应第四确认信号而形成通向所述数据/地址总线的通信路径；连接到所述数据/地址总线的接口，用于响应从所述微计算机来的光盘控制信号而把所述解扰器输出的所述已解扰数据传送到音频/视频解码器和主计算机；产生请求对所述存储器访问的第五请求信号；以及响应第五确认信号而形成通向所述数据/地址总线的通信路径；连接到所述数据/地址总线的存储器刷新电路，用于刷新所述存储器；产生请求对所述存储器访问的第六请求信号；以及响应第六确认信号而形成通向所述数据/地址总线的通信路径；连接在所述存储器和所述数据/地址总线之间的存储器控制器，用于响应访问请求信号而通过所述数据/地址总线来控制所述存储器和所述诸部件之间的数据通信；以及在所述访问请求信号的产生期间产生访问起动信号；以及优先次序控制器，用于按照所述第一至第六请求信号的顺序产生所述第一至第六确认信号，其中所述优先次序控制器在同时有二个或更多个请求信号产生时按照预定优先次序产生所述第一至第六确认信号；所述优先次序控制器在产生所述诸确认信号的同时产生所述访问请求信号，在产生访问起动信号期间接收的所述请求信号被保持处于待机状态；以及对应于所述请求信号的所述确认信号在所述访问起动信号结束之后产生。
4.按照权利要求3所述的用于控制对存储器访问的装置，其中所述预定优先次序按照所述第一至第六请求信号的顺序来确定。
5.一种在一装置中用于控制对存储器访问的方法，该装置包括多个共同对单个存储器访问的部件、连接到所述诸部件和数据/地址总线以便控制对所述存储器的访问的存储器控制器、以及连接到所述诸部件以便按照预定优先次序控制对所述存储器的访问的优先次序控制器，所述方法的特征在于所述优先次序控制器响应所述诸部件产生的诸请求信号而产生诸确认信号；在同时由所述诸部件产生二个或更多个请求信号时按照所述诸部件的预定优先次序产生所述诸确认信号给相应的所述诸部件；以及响应已失活的访问起动信号而使所述诸确认信号失活。
6.一种在一装置中用于控制对存储器访问的方法，该装置包括多个部件、用于存储在所述诸部件操作期间产生的数据及为所述诸部件存储操作数据的存储器、连接到所述诸部件和数据/地址总线以便控制对所述存储器的访问的存储器控制器、以及连接到所述诸部件以便控制对所述存储器的访问的优先次序控制器，所述方法包括以下步骤产生用于请求对所述存储器访问以便允许所述诸部件对所述存储器访问的请求信号；产生确认信号给相应于所述请求信号的所述部件，以及当同时产生二个或更多个请求信号时按照预定优先次序产生所述诸确认信号给相应的所述诸部件；响应所述确认信号而形成通向所述存储器的通信路径以对所述存储器进行访问；在对所述存储器访问期间产生访问起动信号；如果所述访问起动信号被激活则使所述确认信号激活，而如果所述访问起动信号被失活则使所述确认信号失活。
全文摘要
在数字视盘再现设备中控制对存储器访问的装置,包括多个共同访问存储器的部件、连接到诸部件和数据/地址总线的存储器控制器、和允许诸部件按照预定优先次序访问存储器的优先次序控制器。优先次序控制器响应诸部件的请求信号而产生确认信号。如果诸部件同时产生二个或更多的请求信号,则优先次序控制器按照诸部件的预定优先次序产生确认信号给相应部件。此外,如果访问起动信号被失活,则各确认信号也被失活。
文档编号G06F13/362GK1170202SQ97113818
公开日1998年1月14日 申请日期1997年6月23日 优先权日1996年6月24日
发明者赵灿东 申请人:三星电子株式会社