专利名称：算术级的制作方法
技术领域：
本发明涉及用于形成各一位信号与各系数的积的和的算术级。这种1位信号的积的和是在诸如包括第n级戴尔塔-希格马调制器的1位信号处理器中计算出来的。本发明的实施例涉及这种1位信号处理器。本发明的优选实施例涉及音频信号处理，但本发明却并不局限于音频信号处理器。
下面参照附
图1、2和3来描述本发明的背景，其中，图1为已知的戴尔塔—希格马调制器的方框图，图2为作为第n级滤波器部分而构成的戴尔塔—希格马调制器的方框图，而图3为噪声整形特性。
已经知道可以通过以至少为耐奎斯特率采样模拟信号和由m位数对采样的幅度编码来将模拟信号转换成数字形式。因此，如果m＝8，采样就量化为8位的精度。一般来说m可以为等于或大于1的任意位数。
为了量化成仅有1位，据知提供了“希格马—戴尔塔模/数转换器”或“戴尔塔—希格马模/数转换器”的模—数转换器(ADC)。此处采用了名词“戴尔塔—希格马”。这种ADC已在由德克萨斯仪器公司的Craig Marven和Gillian Ewers以ISBN 0-904.047-00-8公开的“数字信号处理的简单方法”中描述了。
见图1的这种ADC，模拟输入信号与1位输出信号的积分(希格马)间的差(戴尔塔)馈给1位量化器3。输出信号包括逻辑值0和1的位，并分别代表为-1和+1的实际值。积分器3将1位的输出累加，这样其中所存储的值则跟随于模拟信号的值。量化器3随着每个位的产生将累加值增加(+1)1位或减少(-1)1位。ADC需要很高的采样来产生输出位流，其累加值跟随于模拟信号。
下面的描述及权利要求中的“1位”信号意味着信号被量化成诸如由戴尔塔-希格马ADC产生的1位数的精度。
构成n级滤波部分直接处理1位信号的戴尔塔-希格马调制器(DSM)是由N.M.Casey和James A.S.Angus在1993年10月7-10日于纽约的第95届AES会议上的为名“音频信号的1位数字处理”的论文中提出的。图2示出这种DSM滤波部分的第3级(n＝3)的电路图。
见图2，DSM具有一个1位音频信号的输入端4以及产生处理后的1位信号的输出端5。1位信号的位由已知的未示出的钟控装置经DSM所钟控。输出1位信号是由诸如具有零阈值电平的比较器的1位量化器所产生的。DSM具有3级，每级包括连接到输入端4的第一1位乘法器a1、a2、a3，连接到输出端5的第二1位乘法器C1、C2、C3，加法器61，62，63和积分器71，72，73。
1位乘法器将所接收的1位信号乘以P位系数A1、A2、A3、C1、C2、C3，产生P位乘积，这些乘积由加法器61、62、63相加且和加到积分器7上。在加法器62、63的中间级中也将处理级积分器的输出相加。未级包括连接到输入端的另一个1位乘法器A4，它使输入信号被P位系数A4相乘，加法器64将乘积加到处理级的积分器73的输出上。其和加到量化器2上。
在DSM中，两个的互补算术装置可用来代表正和负的P位数。量化器Q的输入可为正的，在输出量化为+1(逻辑1)，或负的，在输出量化为-1(逻辑0)。
在Casey和Angus的文章中“1位处理器将产生一个1位的输出，该输出包含在不可接受程度的噪声中所隐藏的音频信号中，并且急需使量化的噪声被适当地整形”，隐藏音频信号的噪声是由量化器Q产生的量化噪声。
量化器Q可以是加法器，其第一输入端接收音频信号而第二输入端接收基本上与音频信号无关的随机位流(量化噪声)。在这种电路方案下，在输入端4接收的音频信号由乘法器a1、a2、a3、a4正向馈给输出端5并由乘法器C1、C2、C3从输出端5反馈回来。因此，系数A1至A4限定了音频信号Z变换传输函数的零，而系数C1-C3限定了音频信号的传输函数的极。
然而噪声信号是由乘法器C1-C3从量化器上反馈来的，这样，系数C1-C3限定噪声信号的传输函数的极。
系数A1-A4和C1-C3在其它所要的特性中首选来提供电路的稳定性。
系数C1-C3用作噪声整形方面，从而如图3实线31所示使音带中的量化噪声减至最少。
系数A1-A4和C1-C3也用于所需的音频信号处理特性。
系数A1-A4和C1-C3的选择可由下列因素促成a)找出所需滤波特性的Z变换H(Z)，例如噪声整形函数；和b)将H(Z)变换成系数。
以上可以由R.W.Adams等人在Journal of Audio EngineeringSociety，1991年7/8月的39卷第7/8中的文章“Theory and PracticalImplementation of a Fifth Order Sigma-Delta A/D Converter”中描述的方法来实现。还可以由在上面已有技术部分的描述中所描述的Angus和Casey的文章中的方法来实现。说明分析第五级DSM和用于计算所需滤波特性的系数。
图12示出第五级、DSM，它具有系数a-f和A-E，加法器6和积分器7。积分器7的每一个都提供一个单位的延迟。积分器的输出从左到右由S-W来代表。对DSM的输入是一个信号X(n)，其中n代表采样的钟控序列中的一个采样。对量化器Q的输入是由Y(n)代表的，它也是DSM的输出信号。分析是基于一种工作模式，即假定量化器Q是一个简单的加法器，它将随机噪声加到处理后的信号上。因此在此分析中将忽略量化器。
信号Y(n)＝fx(n)+w(n)，即采样(n)的输出信号Y(n)为输入信号X(n)乘以系数f再加处理积分器7的输出W(n)。
将同一原则用于积分器7的每个输出信号上而产生方程组1。
y[n]＝fx[n]+W[n]w[n]＝w[n-1]+ex[n-1]+Ey[n-1]+v[n-1]v[n]＝v[n-1]+dx[n-1]+Dy[n-1]+u[n-1]u[n]＝u[n-1]+cx[n-1]+Cy[n-1]+t[n-1]t[n]＝t[n-1]+bx[n-1]+By[n-1]+s[n-1]s[n]＝s[n-1]+ax[n-1]+Ay[n-1]这些方程经过Z变换后得方程组2。
y(z)＝fx(z)+W(z)W(z)(1-z-1)＝z-1(eX(z)+EY(z)+V(z))V(z)(1-z-1)＝z-1(dX(z)+DY(z)+U(z))U(z)(1-z-1)＝z-1(cX(z)+CY(z)+T(z))T(z)(1-z-1)＝z-1(bX(z)+BY(z)+S(z))S(z)(1-z-1)＝z-1(aX(z)+AY(z))Z变换方程可解成Y(z)为X(z)的单一函数(方程3)。Y(z)=fX(z)+z-1(1-z-1)(eX(z)+EY(z)+]]>z-11-z-1(dX(z)+DY(z)+]]>z-11-z-1(cX(z)+CY(z)+]]>z-11-z-1(bX(z)+BY(z)+]]>z-11-z-1(aX(z)+AY(z))))))]]>这可被重新表达成方程4，DSM的所需传输数可被表达成串连形式Y(z)X(z)]]>则方程4为Y(z)X(z)=α0+α1z-1+α2z-2+α3z-3+α4z-4+α5z-5β0+β1z-1+β2z-2+β3z-3+β4z-4+β5z-5]]>=f(1-z-1)3+z-1e(1-z-1)4+z-2d(1-z-1)3+z-3c(1-z-1)2+z-1b(1-z-1)+z-5a(1-z-1)5-z-1E(1-z-1)4-z-2D(1--1x)3-z-3C(1-z-1)2-z-4B(1-z-1)-Z-5A]]>
解方程4可以从系数α0-α5中得出系数f-a，从系数β0-β5中得出系数E-A，系数αn和βn以已知方式选择以提供所需的传输函数。
f仅是分子中的Z0项，因此f＝α0。
随后从左边的分子中减去α0(1-z-1)5项，得到算出的α0+α1z-1…+…α5Z-5-α0(1-z-1)5。
与此类似从右边分子中减去f(1-z-1)5。随后e是唯一的z-1项，并与在左边分子中计算出来的对应α1相等。
这个处理过程对分子中的所有项重复进行。
这个处理过程对分母中的所有项重复进行。
在滤波器部分通过使用1位乘法器来避免P位乘法的同时，位流的位率随着系数与1位信号积的和的快速产生而相应地要求提高。
根据本发明的一个方面，提供一种用于形成两个1位信号A和B与其系数X和Y乘积的和AX+BY的算术级，该和具有4个值+X+Y、+X-Y、-X+Y和-X-Y，每个值具有P位，其中，P至少为2，该处理器包括形成真值表的装置，用于将A和B的四个逻辑状态逻辑上与代表所述值中各个值的对应的四组P位值相关，该形成真值表的装置具有用于接收A和B的输入端以及用输出与所述输入端上接收的状态A和B对应的成组的P位值。
根据本发明的另一方面，提供一种用于形成两个1位信号A和B与其系数X和Y乘积的和AX+BY的算术级，该和具有4个值+X+Y、+X-Y、-X+Y和-X-Y，每个值具有P位，该级包括逻辑电路和多个逻辑门，该逻辑电路具有两个用于接收分别有P输出的A和B的输入端，P输出端输出和的各个P位值，逻辑电路实现逻辑功能，使A和B的四个逻辑状态与代表和AX+BY的四组P位值相关。
这使得无需昂贵的P位乘法器和较慢工作的全位加法器就可以根据1位信号A和B快速产生所需的算术函数。
为了更好地理解本发明，下面参照附图4至11来描述本发明。
图4为DSM的积分器级的示意方框图；图5为与1位输入信号A和B的状态相关的真值表，示出信号A和B与各系数积的和；图6为实现图5的真值表的逻辑电路；图7A和7B为另一组真值表和实现该组真值表的逻辑电路，并示出固定点算法；图8示出总的逻辑电路；图9为用于存储查寻表的存储装置的示意图；图10和11为与可变系数一起使用的算术级的示意性方框图。
见图4，所示的积分器级在功能上与图2已知的DSM的积分器级相对应。两个1位信号A和B从诸如DSM的输入端4和DSM的输端出5加到算术级40上。所示出的算术级具有第一1位乘法器a1、该乘法器将1位信号A乘以P位系数X、第二1位乘法器C1，它将1位信号B乘以P位系数Y、和加法器6，它形成和AX+BY。
在根据本发明所示实施例的效果中，算术级中存储了所有可能的和值AX+BY。校正值是由在输入端的状态A和B来选的。它使将要产生的和非常快地产生。真值表可以由“硬接”(hard-wired)的逻辑电路来表示，其中X和Y如图6或7B所示是固定的。
另外，真值表也可以存储为在由图9中所示的A和B寻址的适当的存储器中的查寻表。如果系数是固定的，则存储器可以是ROM。系数可以是可变的，且存储器可以是可接线的存储器。在实施例中，计算电路响应于可变系数的瞬时值来计算存储在存储器中的对应真值表。随后由信号A和B寻址真值表。
和AX+BY馈给积分器7。该积分器还包括加法器41和单位延迟器42。
单位延迟器42的输出反馈给累加AX+BY的积分的加法器41。
和AX+BY可为诸如P位数的。
A和B的每一个都具有分别代表+1和-1的逻辑状态1和0。因此和具有每个为P位的四个可能值AB+X+Y 11+X-Y 10-X+Y 01-X-Y 00根据本发明，和AX+BY的每位都为状态A和B的逻辑函数。例如，考虑到固定系数X＝7和Y＝3，并且表示为以2的补码形式出现的具有位b1-b5的5位数字b5b4b3b2b1+7＝00111+3＝00011-7＝11001-3＝11101见图5，其中X＝7且Y＝3并对应位b1-b5的四个可能的和值AX+BY与对应的逻辑状态A和B一起表示出来。将会发现诸如栏b3及栏A和B为一个门的真值表。栏b2及栏A和B为符合计数门(c)真值表。
在图5的实例中，栏b4等于B而栏b1不管状态A和B均为逻辑0。栏b5等于非A。
因此根据本发明的实施例，算术级40可以由图6的逻辑电路实现，其中位b4是通过将输出b4经直接连接电路60与输入端B耦合而产生的；
位b3是由与非门61产生的；位b2是由符合计数门62产生的；位b1是通过将输出b1经连接电路60耦合到逻辑“0”的源上产生的，而位b5为由具有作为输入端A的非门产生的。
在本发明当前的优选实施例中，系数X和Y具有可为正或负的非整数值。系数是以放在适当位置处的二进制点在固定点2的补码算法中实现的。可以存储在每个积分级的积分器7中的最大值预先是知道的。二进制点放置在能存储最大积分器值的适当位置。
见图7A和7B的采用固定点非整数值的实例，令X＝1.5且Y＝0.5。
图7A示出最终的真值表而图7B示出相等同的逻辑电路。
见图8，由P逻辑门G1-Gp产生P位的和AX+BY，其固定的逻辑功能取决于固定值X和Y。从图6可以证明，本文中所指的门可以是b1中的简单连接电路或b4中的固定逻辑值的源。
不需要提供硬线连接的逻辑门来实现对A和B四个状态来计算AX+BY而获得的真值表。
真值表可简单地存储为可由如图P所示的A和B寻址诸如ROM的存储器中的查寻表。
前面的描述是关于系数A和Y的固定值的。在本发明的进一步的实施例中，X和Y是可变的。可变系数是在包括如共同申请的申请9624671.5中的DSM的1位信号处理器中产生的，该信号处理器为一个信号混频器。
见图10，可变系数X和Y是由系数发生器100产生的并被馈给处理器101。处理器101针对1位信号A和B的四种状态的每一状态计算P位的和AX+BY。四个状态的每个状态的P位构成如图5或7A所示的真值表。真值表存储在图10方框40所表示的存储器中，与图4的算术级40相对应。真值表存储为由A和B寻址的查寻表。输入到存储器40中的A和B的状态从真值表中选择P位的适当的组，它是作为适当的和AX+BY而输出的并馈给DSM算法器级的积分器7。
见图11，在优选实施例中，提供了至少两个存储器401和402。如果系数X和Y变化，在存储器101中计算连续的真值表并交替地存储在存储器401和402中。1位信号经过输入乘法器111交替地馈到存储器401和402中并经过输出乘法器交替地从存储器中输出。存储器通过也控制乘法器的控制处理器403根据A和B将和的位写入真值表和从真值表中读出。
在诸如402的存储器接收输入A和B以读出和的同时，其它存储器接收新的真值表。
在信号A和B寻址存储器401时，针对X和Y的下组值重新计算真值表并存储在随后由A和B寻址的存储器402中。通过交替存储器401和402，可以快速地算出针对X和Y变化值的和AX和BY。
处理器101用于计算真值表而系数发生器100可由图10中102所代表的可编程计算机来实现。
可写存储器40、401和402可以是可编程的门阵列。
权利要求
1.一种用于形成两个1位信号A和B与其系数X和Y乘积的和AX+BY的算术级，该和具有4个值+X+Y、+X-Y、-X+Y和-X-Y，每个值具有P位，其中，P至少为2，该处理器包括形成真值表的装置，用于将A和B的四个逻辑状态逻辑上与代表所述值中各个值的对应的四组P位值相关，该形成真值表的装置具有用于接收A和B的输入端以及用输出与所述输入端上接收的状态A和B对应的成组的P位值。
2.如权利要求1的级，其特征在于用于形成真值表的装置包括存储真值表的存储装置，以及由信号A和B寻址的表。
3.如权利要求1或2的级，其特征在于系数X和Y以至真值表是固定的。
4.如权利要求1或2的级，其特征在于至少系数X和Y之一以至真值表是可变的。
5.如权利要求4的级，其特征在于还包括响应于系数X和Y用来计算真值表的装置。
6.如权利要求5的级，其特征在于它包括一对真值表形成装置以及用于使真值表存储在所述形成装置之一中的控制装置，与此同时由所述1位信号A和B寻址其它部分以将所述和输出并且反应亦然。
7.一种用于形成两个1位信号A和B与其系数X和Y乘积的和AX+BY的算术级，该和具有4个值+X+Y、+X-Y、-X+Y和-X-Y，每个值具有P位，该级包括逻辑电路和多个逻辑门，该逻辑电路具有两个用于接收分别有P输出的A和B的输入端，P输出端输出和的各个P位值，逻辑电路实现逻辑功能，使A和B的四个逻辑状态与代表和AX+BY的四组P位值相关。
8.如权利要求7的算术级，其特征在于逻辑电路包括P逻辑门。
9.一种用于形成两个1位信号值的算术函数的算术级，该函数具有四个取决于两个1位信号的值的值，每个值具有P位，其中P至少为2，该级包括形成真值表的装置，逻辑地将A和B的四个逻辑状态与代表所述值的每一个的四组P位值相关，该形成装置具有用于接收A和B的输入端和用于输出与所述输入端接收的A和B状态对应的成组的P位值的输出端。
10.一种包括如前述权利要求所要求的算术级的戴尔塔-希格马调制器。
11.一种包括如权利要求10的戴尔塔-希尔马调制器的音频信号处理器。
全文摘要
一种计算AX+BY和的算术级,其中A和B为1位信号而X和Y的P位系数X=7且Y=3,对应b
文档编号G06F7/00GK1188931SQ9712263
公开日1998年7月29日 申请日期1997年11月27日 优先权日1997年11月27日
发明者P·C·伊斯泰, C·斯莱特, P·D·苏尔佩 申请人:索尼英国有限公司