一种nand闪存的差错控制码结构及其差错码控制方法
【技术领域】
[0001] 本发明涉及一种电子通信技术，特别涉及一种NAND闪存的差错控制码结构及其 差错码控制方法。
【背景技术】
[0002] 在过去的十多年里，NAND闪存由于具有高性能、低功耗、大容量和非易失等优点， 被广泛用于数据存储系统。
[0003] 但是随着工艺的进步，闪存的存储密度大幅增加，闪存的误码率急剧上升。从六十 几纳米到四十几纳米，误码率增加了三个数量级以上；从四十几纳米工艺到三十几纳米工 艺，误码率增加了 32倍；而工艺进步到二十几纳米时，误码率增加了 4. 5倍。随着NAND闪 存存储密度进一步增加，误码率的问题将变得更加严重。
[0004] 传统的差错控制码采用码率高于0. 9的纠错码方案。面对越来越高的误码率，这 种方案可以提高差错控制码的纠错性能，但是硬件复杂度也随码率而增长，最终可能会面 临技术上的障碍。而且，码率高的差错控制码，构建的是一个前期容量高寿命短的系统，不 能满足要求存储容量长期稳定的应用。
【发明内容】
[0005] 本发明的首要目的在于克服现有技术的缺点与不足，提供一种NAND闪存的差错 控制码结构。
[0006] 本发明的另一目的在于克服现有技术的缺点与不足，提供一种NAND闪存的NAND 闪存的差错控制码结构的差错码控制方法，该差错码控制方法具有能够有效保证闪存长期 稳定性等特点。
[0007] 本发明的目的通过下述技术方案实现：一种NAND闪存的差错控制码结构，包括： 码率为0.4~0. 9的ECC编码器、码率为0.4~0. 9的ECC译码器和NAND闪存控制器。所 述的ECC编码器的数据输出端接到NAND闪存控制器的数据输入接口，ECC译码器的数据输 入端与NAND闪存控制器的数据输出接口相连。
[0008] 所述的ECC编码器包括RS码编码器、BCH码编码器和LDPC码编码器。
[0009] 所述的ECC译码器包括RS码译码器、BCH码译码器和LDPC码译码器。
[0010] 本发明的另一目的通过以下技术方案实现：一种NAND闪存的差错控制码器的差 错码控制方法，包括以下步骤：
[0011] 步骤1:设定ECC的码长N的值，设定信息位长度为k，设定ECC的纠错位数t，码 率为R的范围为0~1。根据不同工艺下的NAND闪存，获取闪存原始误码率RBER与擦写次 数P/Ecycles的关系。
[0012] 步骤2 :按下面的式子计算当UBER低于10_15时，可接受的RBER。其中，UBER为纠 错后未校正的误码率。
[0014] 其中，UBER为纠错后未校正的误码率，RBER为原始误码率，k为信息位长度，N为 码长，t为ECC的纠错位数，n为变量，n的取值范围为t+1~N。
[0015] 步骤3:根据前面获取的不同工艺下闪存擦写次数与原始误码率的关系，可以计 算得出不同原始误码率RBER下闪存的擦写次数P/Ecycles。
[0016] 步骤4:根据不同的码率R，按照下面的公式计算闪存无误码积分信息容量EIC:
[0018] 其中，P/Ecycles为擦写次数，Q为每次写入闪存的信息量，Pe(i)为第i次擦写的 UBER，由于Pe(i)彡10_15,所以这里计算时，取1-Pe(i) ~ 1。
[0019] 步骤5:根据计算得出闪存的无误码积分信息容量，根据不同的存储系统对NAND 闪存的要求，选取无误码积分容量最大对应的码率作为用于闪存上的ECC的码率。
[0020] 本发明相对于现有技术具有如下的优点及效果：本发明的NAND闪存的差错控制 码架构的ECC架构中，选取ECC的码率时，综合考虑了码率和擦写次数对的无误码积分信息 容量的影响，获得无误码积分容量最大对应的码率，使得所提出的NAND闪存的差错控制码 架构可以保证闪存的长期稳定性。
【附图说明】
[0021] 图1是本发明的NAND闪存的差错控制码架构图。
[0022] 图2是3xnm工艺下MLCNAND闪存的原始误码率随擦写次数的变化。
[0023] 图3是码长为65535的BCH码在不同码率下的无误码积分信息容量。
【具体实施方式】
[0024] 下面结合实施例及附图对本发明作进一步详细的描述，但本发明的实施方式不限 于此。
[0025] 实施例
[0026] 如图1所示，一种NAND闪存的差错控制码架构，码长为65535码率为2/3的BCH 码编码器（码长为65535)，码率为2/3的BCH码译码器（码长为65535)和NAND闪存控制 器。所述的BCH编码器的数据输出端接到NAND闪存控制器的数据输入接口，BCH译码器的 数据输入端与NAND闪存控制器的数据输出接口相连。
[0027] 一种NAND闪存的差错控制码架构的差错码控制方法，包括以下步骤：
[0028] 步骤1:设定BCH码的码长N的值，设定信息位长度为k，设定BCH码的纠错位数t， 码率为R的范围为0~1。根据不同工艺下的NAND闪存，获取闪存原始误码率RBER与擦写 次数P/Ecycles的关系。
[0029] 步骤2 :按下面的式子计算当UBER低于10_15时，可接受的RBER。其中，UBER为纠 错后未校正的误码率。
[0031] 其中，UBER为纠错后仍未校正的误码率，RBER为原始误码率，k为信息位长度，N 为码长，t为ECC的纠错位数，n为变量，n的取值范围为t+1~N。
[0032] 步骤3 :根据前面获取的不同工艺下闪存擦写次数与原始误码率的关系，可以计 算得出不同原始误码率RBER下闪存的擦写次数P/Ecycles。
[0033] 步骤4:根据不同的码率R，按照下面的公式计算闪存无误码积分信息容量EIC:
[0035] 其中，P/Ecycles为擦写次数，Q为每次写入闪存的信息量，Pe(i)为第i次擦写的 UBER，由于Pe(i)彡10_15,所以这里计算时，取1-Pe(i) ~ 1。
[0036] 步骤5:根据计算得出闪存的无误码积分信息容量，根据不同的存储系统对NAND 闪存的要求，选取无误码积分容量最大对应的码率作为用于闪存上的ECC的码率。
[0037] 选择码长N为65535的BCH码，在码率R为1/2、2/3、3/4、5/6、8/9和9/10的情况 下，按上面的步骤计算NAND闪存的无误码积分信息容量。步骤1中，选取了 3xnm工艺下， NAND闪存原始误码率RBER与擦写次数P/Ecycles的关系，如图2所示。步骤2,按照公式计 算当UBER低于10 -15时，可接受的RBER。步骤3,利用如图2所示的原始误码率RBER与擦 写次数P/Ecycles的关系，可以计算步骤2得出的RBER所对应的擦写次数P/Ecycles。步 骤4中，假设每次写入闪存的信息量(^是1GB，按照式子计算闪存无误码积分信息容量EIC。 计算结果如图3所示。
[0038] 如图3所示，可知无误码积分容量最大对应的码率为2/3 ;在步骤五中，如果存储 系统对NAND闪存的要求是无误码积分信息容量最大，则选取码率为2/3的BCH码作为闪存 的差错控制码。
[0039] 上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受上述实施例的 限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化， 均应为等效的置换方式，都包含在本发明的保护范围之内。
【主权项】
1. 一种NAND闪存的差错控制码结构，其特征在于，包括；码率为0. 4~0. 9的ECC编 码器、码率为0. 4~0. 9的ECC译码器和NAND闪存控制器；所述的ECC编码器的数据输出 端接到NAND闪存控制器的数据输入接口，ECC译码器的数据输入端与NAND闪存控制器的 数据输出接口相连。2. 根据权利要求1所述的NAND闪存的差错控制码结构，其特征在于，所述的ECC编码 器包括RS码编码器、BCH码编码器和LDPC码编码器。3. 根据权利要求1所述的NAND闪存的差错控制码结构，其特征在于，所述的ECC译码 器包括RS码译码器、BCH码译码器和LDPC码译码器。4. 一种控制权利要求1所述的NAND闪存的差错控制码结构的差错码控制方法，其特征 在于，所述的ECC的码率的选取方法包括W下步骤： 步骤1、设定ECC的码长N的值，设定信息位长度为k，设定ECC的纠错位数t，码率为R的范围为0~1 ;根据不同工艺下的NAND闪存，获取闪存原始误码率RB邸与擦写次数P/ Recycles的关系； 步骤2、按下式计算当UB邸低于1〇-"时，可接受的RB邸；其中，UB邸为纠错后未校正的误码率，RB邸为原始误码率，k为信息位长度，N为码长，t为ECC的纠错位数，n为变量，n的取值范围为t+1~N; 步骤3、根据前面获取的不同工艺下闪存擦写次数与原始误码率的关系，可W计算得出 不同原始误码率RBER下闪存的擦写次数P/Ecycles; 步骤4、根据不同的码率R，按照下式计算闪存无误码积分信息容量：其中，EIC为闪存无误码积分信息容量；P/Ecycles为擦写次数，。为每次写入闪存的 信息量，Pe(i)为第i次擦写的UB邸，根据Pe(i)《10-1S，取1-Pe(i) > 1 ; 步骤5、根据计算得出闪存的无误码积分信息容量，根据不同的存储系统对NAND闪存 的要求，选取无误码积分容量最大对应的码率作为用于闪存上的ECC的码率。
【专利摘要】本发明公开了一种NAND闪存的差错控制码结构，包括码率为0.4～0.9的ECC编码器、码率为0.4～0.9的ECC译码器和NAND闪存控制器。本发明还公开了一种NAND闪存的差错控制码结构的差错码控制方法，包括以下步骤：1、根据不同工艺下的NAND闪存，获取闪存原始误码率与擦写次数的关系；2、计算当UBER低于10-15时可接受的RBER；3、根据前面获取的不同工艺下闪存擦写次数与原始误码率的关系，可以计算得出不同原始误码率RBER下闪存的擦写次数；4、计算闪存无误码积分信息容量；5、选取ECC的码率。本发明具有能够使得无误码积分容量最大和有效保证NAND闪存的长期稳定性等优点。
【IPC分类】G06F11/10
【公开号】CN104932952
【申请号】CN201510098970
【发明人】姜小波, 谭雪青
【申请人】华南理工大学
【公开日】2015年9月23日
【申请日】2015年3月5日