用于fpga验证平台的时钟电路的制作方法
【技术领域】
[0001]本发明涉及时钟电路领域，具体涉及用于FPGA验证平台的时钟电路。
【背景技术】
[0002]PON(Passive Optical Network，无源光纤网络)系统主要由 OLT (Optical LineTerminal，光线路终端)、ONU(Optical Network Unit，光网络单元)和 ODN(OpticalDistribut1n Network，光分配网络)组成，通常采用点到多点的树型拓扑结构。最常见的PON 系统有:XG-P0N(10-Gigabit_capable Passive Optical Network，10 吉比特以太网无源光网络)系统、10G EPON(Ethernet Passive Optical Network，以太网无源光网络)系统和GPON(Gigabit-CapabIe Ρ0Ν，吉比特以太网无源光网络)系统。
[0003]对于XG-PON系统，上下行速率参数定义如下:9.95328Gbit/s下行，2.48832Gbit/S上行。
[0004]对于10G EPON系统，上下行速率参数定义如下:
[0005](I)对称 10G EPON 定义的线路速率等级为:10.3125Gbit/s 下行；10.3125Gbit/s上行；
[0006](2)非对称10G EPON定义的线路速率等级为:10.3125Gbit/s下行；1.25Gbit/s上行。
[0007]对于GPON系统，目前普遍使用的上下行速率参数定义如下:2.48832Gbit/s下行；1.24416Gbit/s 上行。
[0008]由于XG-P0N、对称10G ΕΡ0Ν、非对称10G EPON和GPON这4种PON系统的速率不同，所需的时钟频率也不同，因此，对上述4种不同速率的PON系统进行开发时，需要分别设计4种不同的硬件验证平台，导致技术开发中的硬件成本和人力成本均较高，而且需要耗费较长的开发时间。
【发明内容】
[0009]本发明所要解决的技术问题是解决由于多种PON系统的速率不同，所需的时钟频率也不同，导致技术开发中的硬件成本和人力成本均较高，而且需要耗费较长开发时间的问题。
[0010]为了解决上述技术问题，本发明所采用的技术方案是提供一种用于FPGA验证平台的时钟电路，包括FPGA、10G PHY芯片、时钟缓冲器和时钟驱动器，
[0011]FPGA输出的线路恢复时钟经过第一时钟缓冲器分为两路，一路时钟通过第一 PLL变换频率成时钟g和时钟h，另一路时钟为时钟d，时钟d通过第二 PLL变换频率成PON 口上行方向的SerDes参考时钟η和PON 口上行方向的SerDes参考时钟o，PON 口上行方向的SerDes参考时钟η用于XG-PON系统、GPON系统和对称10G EPON系统，PON 口上行方向的SerDes参考时钟ο用于非对称10G EPON系统；
[0012]时钟g经过第二时钟缓冲器分为时钟r和时钟b，时钟r为GPON系统的业务端口SGMII的SerDes参考时钟，时钟b为FPGA的参考时钟；
[0013]时钟h经过第三时钟缓冲器分为1G PHY芯片的XEXTCLK参考时钟和时钟S，时钟s为XG-PON系统和1G EPON系统的业务端口 XAUI的SerDes参考时钟；
[0014]FPGA的PON逻辑时钟a、PON 口下行方向的SerDes参考时钟j、时钟w以及1GPHY芯片的PEXTCLK参考时钟均由时钟驱动器提供，时钟w通过第三PLL变换频率成PON 口下行方向的SerDes参考时钟k。
[0015]在上述技术方案中，当用于所述XG-PON系统和所述GPON系统时，所述FPGA输出的线路恢复时钟为155.52MHz ;当用于所述1G EPON系统时，所述线路恢复时钟为161.13MHz ο
[0016]在上述技术方案中，所述PON 口下行方向的SerDes参考时钟j为155.52MHz，用于所述XG-PON系统和所述GPON系统；所述PON 口下行方向的SerDes参考时钟k为103.125MHz，用于所述 1G EPON 系统。
[0017]在上述技术方案中，所述1G EPON系统包括所述对称1G EPON系统和所述非对称1G EPON系统。
[0018]本发明，通过在时钟电路中配置时钟缓冲器和时钟驱动器，通过FPGA芯片使时钟电路能够自动适配XG-PON系统、对称1G EPON系统、非对称1G EPON系统和GPON系统这4种不同的PON系统，显著的降低了技术开发中的硬件成本和人力成本，有效的缩短了开发时间。
【附图说明】
[0019]图1为本发明实施例提供的用于FPGA验证平台的时钟电路的结构框图。
【具体实施方式】
[0020]下面结合说明书附图和【具体实施方式】对本发明做出详细的说明。
[0021]本发明实施例提供了一种用于FPGA验证平台的时钟电路，FPGA验证平台只通过FPGA芯片便可以验证XG-PON系统、对称1G EPON系统、非对称1G EPON系统和GPON系统这4种不同的PON系统，该时钟电路的结构框图如图1所示。
[0022]从【背景技术】中列举的四种PON系统的上下行速率来看，下行速率有三个不同的速率等级，即 9.95328Gbit/s(XG-P0N 系统)、10.3125Gbit/s(对称 1G EPON 和非对称 1GEPON 系统)和 2.48832Gbit/s (GP0N 系统)，但 9.95328Gbit/s 和 2.48832Gbit/s 有明显的倍数关系，因此需要两种不同的PON 口下行方向的SerDes (SERializer/DESerializer,串并化器)参考时钟；上行速率有四个不同的速率等级，即2.48832Gbit/s (XG-P0N系统)、10.3125Gbit/s (对称 1G EPON 系统)、1.25Gbit/s (非对称 1G EPON 系统)和
1.24416Gbit/s(GP0N 系统)，但 2.48832Gbit/s 和 1.24416Gbit/s 有明显的倍数关系，因此需要三种不同的PON 口上行方向的SerDes参考时钟。
[0023]XG-PON系统和1G EPON系统(对称1G EPON系统和非对称1G EPON系统)的业务端口为 XAUI (1Gigabit Ethernet Attachment Unit Interface，10 千兆比特以太网连接单元接口)，上下行的速率均为10.3125Gbit/s，需要156.25MHz的SerDes参考时钟，且要求与对应的PON 口上行(发送)方向SerDes的参考时钟同源。
[0024]GPON系统的业务端口为SGMII (Serial Gigabit Media Independent Interface,串行吉比特媒体独立接口)，上下行速率均为1.25Gbit/s，需要125MHz的SerDes参考时钟，且要求与对应的PON 口上行方向的SerDes参考时钟同源。
[0025]此夕卜，FPGA的内部逻辑还需要一个125MHz的参考时钟和一个155.52MHz的PON逻辑时钟。
[0026]为了满足上述时钟需求，时钟电路采用了 FPGAUOG PHY芯片、时钟缓冲器、PLL(Phase Locked Loop，锁相环)和Clock driver (时钟驱动器)的构架，整个时钟电路的结构框图如图1所示。
[0027]FPGA内部逻辑所需的155.52MHz PON逻辑时钟a、155.52MHz PON 口下行(接收)方向的SerDes参考时钟j、155.52MHz时钟w以及1G PHY芯片的155.52MHz PEXTCLK参考时钟均由一个时钟驱动器提供，该时钟驱动器的型号为MC100LVEP111，时钟的来源是一个频率为155.52MHz的本地差分晶振。
[0028]155.52MHz时钟w通过第三PLL变换频率成103.125MHz PON 口下行方向的SerDes参考时钟k，这样155.52MHz PON逻辑时钟a、155.52MHz PON 口下行方向的SerDes参考时钟j和103.125MHz PON 口下行方向的SerDes参考时钟k便同源了，155.52MHz PON 口下行方向的SerDes参考时钟j用于XG-P0N系统和GPON系统，103.125MHz PON 口下行方向的SerDes参考时钟k用于1G EPON系统。
[0029]当该时钟电路用于XG-PON系统和GPON系统时，FPGA输出的线路恢复时钟为155.52MHz，当用于对称1G EPON系统和非对称1G EPON系统时，该线路恢复时钟为161.13MHz ο
[0030]由于业务端口 XAUI和SGMII的参考时钟需要与对应的PON 口上行方向的SerDes参考时钟同源，所以FPGA输出的线路恢复时钟经过第一时钟缓冲器分为两路时钟，一路时钟通过第一 PLL变换频率成125MHz时钟g和156.25MHz时钟h，另一路时钟为时钟d，时钟d通过第二 PLL变换频率成155.52MHz&103.125MHzP0N 口上行方向的SerDes参考时钟η和125ΜΗζΡ0Ν 口上行方向的SerDes参考时钟O。其中，155.52MHz对应的速率为2.48832Gbit/s(XG-P0N 系统)和 1.24416Gbit/s(GP0N 系统)，103.125MHz 对应的速率为 10.3125Gbit/s (对称1G EPON系统)，125MHz对应的速率为1.25Gbit/s (非对称1G EPON系统)。
[0031]125MHz时钟g经过第二时钟缓冲器分为125MHz时钟r和125MHz时钟b, 125MHz时钟r为SGMII的SerDes参考时钟，125MHz时钟b为FPGA的参考时钟；156.25MHz时钟h经过第三时钟缓冲器分为1G PHY芯片的156.25MHz XEXTCLK参考时钟和156.25MHz时钟S，时钟s为XAUI的SerDes参考时钟。
[0032]本发明不局限于上述最佳实施方式，任何人应该得知在本发明的启示下作出的结构变化，凡是与本发明具有相同或相近的技术方案，均落入本发明的保护范围之内。
【主权项】
1.用于FPGA验证平台的时钟电路，包括FPGA和1GPHY芯片，其特征在于，还包括时钟缓冲器和时钟驱动器， FPGA输出的线路恢复时钟经过第一时钟缓冲器分为两路，一路时钟通过第一 PLL变换频率成时钟g和时钟h，另一路时钟为时钟d，时钟d通过第二 PLL变换频率成PON 口上行方向的SerDes参考时钟η和PON 口上行方向的SerDes参考时钟o，PON 口上行方向的SerDes参考时钟η用于XG-PON系统、GPON系统和对称1G EPON系统，PON 口上行方向的SerDes参考时钟ο用于非对称1G EPON系统； 时钟g经过第二时钟缓冲器分为时钟r和时钟b，时钟r为GPON系统的业务端口 SGMII的SerDes参考时钟，时钟b为FPGA的参考时钟； 时钟h经过第三时钟缓冲器分为1G PHY芯片的XEXTCLK参考时钟和时钟S，时钟s为XG-PON系统和1G EPON系统的业务端口 XAUI的SerDes参考时钟； FPGA的PON逻辑时钟a、PON 口下行方向的SerDes参考时钟j、时钟w以及1G PHY芯片的PEXTCLK参考时钟均由时钟驱动器提供，时钟w通过第三PLL变换频率成PON 口下行方向的SerDes参考时钟k。2.如权利要求1所述的用于FPGA验证平台的时钟电路，其特征在于，当用于所述XG-PON系统和所述GPON系统时，所述FPGA输出的线路恢复时钟为155.52MHz ;当用于所述1G EPON系统时，所述线路恢复时钟为161.13MHz。3.如权利要求1所述的用于FPGA验证平台的时钟电路，其特征在于，所述PON口下行方向的SerDes参考时钟j为155.52MHz，用于所述XG-PON系统和所述GPON系统；所述PON口下行方向的SerDes参考时钟k为103.125MHz，用于所述1G EPON系统。4.如权利要求1所述的用于FPGA验证平台的时钟电路，其特征在于，所述1GEPON系统包括所述对称1G EPON系统和所述非对称1G EPON系统。
【专利摘要】本发明公开了一种用于FPGA验证平台的时钟电路，包括FPGA和10G？PHY芯片，还包括时钟缓冲器和时钟驱动器，线路恢复时钟经过第一时钟缓冲器分为两路，一路通过第一PLL变换成时钟g和时钟h,另一路为时钟d,时钟d通过第二PLL变换成PON口上行方向的参考时钟；时钟g经第二时钟缓冲器分为时钟r和时钟b，时钟r为SGMII的参考时钟，时钟b为FPGA的参考时钟；时钟h经第三时钟缓冲器分为XEXTCLK参考时钟和时钟s,时钟s为XAUI的参考时钟；PON逻辑时钟a、PON口下行方向的参考时钟j、时钟w以及PEXTCLK参考时钟均由时钟驱动器提供；时钟w通过第三PLL变换成PON口下行方向的参考时钟k。本发明显著降低了技术开发中的硬件成本和人力成本，有效的缩短了开发时间。
【IPC分类】H03L7/08, G06F1/08
【公开号】CN105138070
【申请号】CN201510622184
【发明人】黄元波, 李恒
【申请人】烽火通信科技股份有限公司
【公开日】2015年12月9日
【申请日】2015年9月25日