用于格式化音频-视频信息的装置、系统和方法
【专利摘要】用于格式化数字音频?视频(“AV”)信息的技术和机制。在一个实施例中，接口逻辑包括用于接收数字AV信息的电路，该数字AV信息在一个或者多个方面中根据或者以别的方式兼容于第一接口规范。接口逻辑改变数字AV信息的格式以允许根据第二接口规范的后续物理层处理。在另一个实施例中，转换逻辑根据第二接口规范接收模拟信号并且基于这样的模拟信号来执行数字信息处理以供后续生成将根据第一接口规范传输的其它模拟信号。
【专利说明】
用于格式化音频-视频信息的装置、系统和方法
技术领域
[0001]本发明主要地涉及数据通信领域并且更具体地涉及音频-视频信息的通信。
【背景技术】
[0002]片上系统(SoC)和其它集成电路(IC)解决方案经常包括用于通信各种类型的数据的不同处理逻辑堆叠。图1示出用于传输数据的常规应用处理器100的一个示例。应用处理器100包括用于根据通信标准执行对数据的数字处理的链路层140和用于应用处理器100传输表示这样的数据的模拟信号的物理(PHY)层逻辑130。这样的模拟信号可以例如表示除了音频数据和视频数据之外的数据。此外，应用处理器100包括音频-视频(A-V)链路层逻辑110，该音频-视频(A-V)链路层逻辑110用于根据用于AV通信的另一标准诸如HDMI标准、来对其它AV信息的数字处理。应用处理器100进一步包括AV物理(PHY)层逻辑120，该AV物理(PHY)层逻辑120用于应用处理器100传输表示由AV链路层110处理的AV信息的模拟信号。
[0003]随着相继多代IC制作技术继续升级电路速度、尺寸和集成，伴随有对于将附加和更多变化的功能并入到个别封装或者裸片(die)中的需求。对满足这一需求的需要将会继续对IC资源、诸如裸片面积和用于连接裸片和/或封装的接触件(例如管脚、焊盘、焊球等)的可用性给予增长的重视。因而，存在对于用于高效地使用这样的IC资源和/或提供对这样的IC资源的访问的新解决方案的需要。
【发明内容】
【附图说明】
[0004]在附图的各图中通过示例而不是通过限制来图示本发明的各种实施例，并且在附图中:
[0005]图1是图示用于音频-视频通信的常规应用处理器的要素的框图。
[0006]图2是图示根据一个实施例的用于执行音频-视频通信的电路逻辑的要素的框图。
[0007]图3A是图示根据一个实施例的用于交换音频-视频信息的系统的要素的框图。
[0008]图3B是图示根据一个实施例的用于交换音频-视频信息的系统的要素的框图。
[0009]图4A是图示根据一个实施例的用于传输音频-视频信息的方法的要素的流程图。
[0010]图4B是图示根据一个实施例的用于转换音频-视频信息的方法的要素的流程图。
[0011]图5是图示根据一个实施例来执行的音频-视频数据格式化的要素的混合定时和数据图。
[0012]图6是图示根据一个实施例来格式化的音频-视频信息的要素的数据图。
[0013]图7是图示根据一个实施例来格式化的音频-视频信息的要素的定时图。
[0014]图8是图示根据一个实施例的用于传输音频-视频信息的系统的要素的框图。
[0015]图9是图示根据一个实施例的用于转换音频-视频信息的系统的要素的框图
【具体实施方式】
[0016]本文中讨论的实施例多样地提供用于接收已经根据第一接口规范处理的数字AV信息并且根据第二接口规范生成表示该数字AV信息的模拟信号的物理层逻辑。在一些实施例中，转换逻辑可以接收这样的模拟信号并且将它们转换成用于根据或者以别的方式兼容于第一接口规范的传输的第二模拟信号。这样的技术和机制多样地有助于在个别IC裸片、裸片堆叠和/或封装中包括用于多个接口规范的功能、而同时让这样的裸片、裸片堆叠和/或封装无需具有用于每个这样的接口规范的相应物理层逻辑。
[0017]图2图示根据一个实施例的用于传输音频-视频信息的电路逻辑200的要素。电路逻辑200可以提供用于将在一个或者多个方面中与第一接口规范兼容的链路层机制和/或过程与在一个或者多个方面中与第二接口规范兼容的物理层机制和/或过程进行对接的功能。在一个实施例中，用于根据第一接口规范提供数据的格式根据常规技术不可以与用于根据第二接口规范接收数据的格式直接地兼容。
[0018]电路逻辑200可以包括用于作为音频-视频通信的源(和/或宿)的至少一部分进行操作的应用处理器或者各种其它集成电路硬件中的任何集成电路硬件一一例如驻留在单个裸片、裸片堆叠或者封装上。如本文中所用，术语“源”是指设备向某个其它设备提供通信的特性。对应地，术语“宿”(“sink”)是指设备从某个其它(源)设备接收通信的特性。在一个实施例中，电路逻辑200包括或者以别的方式支持一个或者多个常规源设备的功能。通过示例而不是限制，电路逻辑200可以支持如下设备的功能，包括但不限于电视、投影仪、有线或者卫星机顶盒、视频播放器、包括DVD(数字万用盘)或者蓝光播放器、音频播放器、数字视频记录器、智能电话、MID(移动因特网设备)、PID(个人因特网设备)、个人计算机(例如写字板、笔记本、膝上型计算机、台式计算机等)、视频游戏控制台、监视器、显示器、家庭影院传输器/接收器等。电路逻辑200还可以支持根据本文中讨论的技术和/或根据一个或者多个常规接收器设备的技术的宿功能。
[0019]在一个实施例中，电路逻辑200包括音频-视频(AV)链路层逻辑210和用于从AV链路层逻辑210接收包括音频-视频数据的数字信息的接口逻辑220。如本文中所用，术语“音频-视频”是指与音频信息和视频信息中的一者或者二者有关的特性。例如，AV链路层逻辑210可以生成、中继或者以别的方式向接口逻辑220提供包括音频数据部分和/或视频数据部分的数字信息。
[0020]AV链路层逻辑210可以包括或者耦合到链路层电路装置，该链路层电路装置根据接口规范一一例如包括但不限于HDM1、MHL或者适合用于通信音频-视频信息的多种其它规范中的任何规范一一来操作。接口规范可以指定或者以别的方式参考用于音频-视频信息的单位、常称为帧的标准格式，以用于通信视频数据和与该视频数据相关联的任何音频数据和/或辅助数据。帧的一些或者所有辅助数据一一例如可以包括控制数据、时钟信号等一一可以是与该帧的音频数据和/或视频数据对应的元数据。在一个实施例中，接口规范可以定义用于根据帧格式的音频-视频信息通信的多个信道。这样的多个信道可以例如包括最小化传输差分信令(transit1n-minimized differential signaling，TMDS)编码信道。
[0021]在一个示例实施例中，AV链路层逻辑210可以生成、中继或者以别的方式提供一个或者多个视频帧，每个视频帧多样地包括相应的视频数据、音频数据和/或辅助数据，其中这样的数据与第一接口规范的帧格式的相应部分多样地相关联一一例如通过状态机逻辑、控制信令、定时信息元数据等。AV链路层逻辑210可以执行对向接口逻辑提供数字信息有所辅助的常规链路层处理——例如根据HDM1、MHI或者各种其它接口规范中的任何接口规范。这样的常规链路层处理可以包括但不限于分组构建、链路管理操作(诸如链路训练和状态机(LTSSM)的链路管理操作)、信道分配、编码(诸如TMDS降错编解码(TMDS errorreduct1n coding，TERC)编码、TMDS编码)等。这样的常规链路层处理的细节对某些实施例没有限制并且本文中未加以讨论。
[0022]AV链路层逻辑210除了这样的常规链路层处理之外还执行其它链路层处理。例如，AV链路层逻辑210可以提供用于从在电路逻辑210中包括的或者耦合到电路逻辑210的其它电路装置(未示出)接收数字信息的接口，其中这样的其它电路装置提供常规链路层的一些或者所有功能。在一个实施例中，AV链路层逻辑210执行解码和/或其它操作以撤消这样的常规链路层处理中的一些一一例如但不是所有的一一常规链路层处理。
[0023]AV链路层逻辑210可以向接口逻辑220直接地或者间接地指示用于数字信息的各种部分的一个或者多个相应特性。例如，AV链路层逻辑210可以标识或者以别的方式指示这样的数字信息的部分各自对应于帧格式的相应部分。例如，在第一接口规范中给出的帧格式可以定义用于视频数据的通信的活跃(active)部分和用于与视频数据相关联的音频数据和辅助数据的通信的消隐(blank)部分中的一个或者多个部分。这样的帧格式可以定义各自用于相应类型的信号的一个或者多个附加或者备选部分一一例如包括但不限于数据岛、前导、防护频带、分组报头、控制时段、编码类型等。
[0024]基于信号定时、控制信号、元数据、状态机操作和/或其它资源，接口逻辑220可以检测到来自AV链路层逻辑210的数字信息的不同部分各自对应于帧格式的这样的相应构成部分(或者多个部分)。通过示例而不是限制，接口逻辑220可以检测到来自AV链路层逻辑210的某个数字信息与多个信道中的特定信道一一例如TMDS信道一一相关联。注意的是，所讨论的数字信息在被提供到接口逻辑220时可以不必要处于TMDS信道中——例如没有被TMDS编码。附加地或者备选地，接口逻辑220可以检测到某些数字信息被分配到或者以别的方式关联于消隐时段的和/或活跃数据时段的部分。
[0025]接口逻辑220可以格式化(例如重新格式化以从当前格式改变)从AV链路层逻辑210接收的一些或者所有数字信息。例如，接口逻辑220可以基于数字信息兼容于或者以别的方式对应于第一接口规范的帧格式来执行这样的格式化/重新格式化。在一个实施例中，接口逻辑220执行将从AV链路层逻辑210接收到的数字信息转换成用于由电路逻辑200的物理(PHY)层逻辑230接收的所得格式。
[0026]重新格式化数字信息可以包括接口逻辑220将来自AV链路层逻辑210的数字信息的帧各自转换成将被提供至PHY层逻辑230的相应字节集合。这样的转换可以包括针对给定的音频-视频数据帧、将来自该帧的不同信道的比特各自分配到对应字节集合的相应比特。在一个实施例中，这样的转换还可以包括将来自一个或者多个其它控制信号的比特各自分配到相同对应字节集合的相应比特。这样的控制信号可以包括防护频带信号、消隐结束信号、数据无效(或者数据使能)信号等中的一个或者多个信号。在一个实施例中，这样的一个或者多个控制信号包括跳过控制信号，该跳过控制信号用于指示在字节集合之中存在一个或者多个占位符字节。
[0027]PHY层逻辑230可以提供用于根据第二接口规范来生成模拟通信的功能，第二接口规范例如与包括由AV链路层逻辑210提供的数字信息的帧格式的第一接口规范不同。通过示例而不是限制，PHY层逻辑230可以根据MIPI PHY标准(诸如在MIPI D-PHY规范中给出的MIPI PHY标准)来操作，而AV链路层逻辑210可以提供与HDMI帧格式或者MHL帧格式兼容的数字信息。在一个实施例中，PHY层逻辑230在一个或者多个方面中与例如定义用于提供数字到模拟(和/或模拟到数字)信号转换的硬件、控制、功率模式、定时、性能和/或其他要求的接口规范兼容。
[0028]图3A图示根据一个实施例的用于交换音频-视频通信的系统300的要素。某些实施例可以例如被整体地实施在系统300内。其它实施例可以由系统300的用于传输AV数据的计算机、通信就/或其它电子设备、诸如示例设备310来实施。更多其它实施例可以由用于接收和处理这样的AV数据的另一电子设备、诸如示例设备330来实施。某些实施例可以由用于作为用于传输和/或接收这样的AV数据的电子设备的部件进行操作的电路装置一一诸如电路逻辑200的电路装置——来实施。
[0029]在一个实施例中，设备310包括电路逻辑200的特征中的一些或者所有特征——例如其中设备300包括IC裸片、裸片堆叠或者封装，该IC裸片、裸片堆叠或者封装包括电路逻辑200。通过示例而不是限制，设备310可以包括功能分别与AV链路层逻辑212、接口逻辑220和PHY层逻辑230对应的AV链路层逻辑312、接口逻辑314和PHY层逻辑316。
[0030]AV链路层逻辑312可以生成或者以别的方式提供在一个或者多个方面中与用于AV数据的通信的第一接口规范兼容的数字数据。第一接口规范可以例如是在HDMI标准、MHL标准、DisplayPort (DP)标准、移动性DisplayPort (MyDP)标准等中给出的接口规范。接口逻辑314可以(重新)格式化从AV链路层逻辑312接收的一些或者所有数字信息——例如其中接口逻辑314将这样的数字信息转换成用于适应PHY层逻辑316的处理的格式。在一个实施例中，这样的附加处理包括根据第二接口规范的模拟信号处理。
[0031]第二接口规范可以例如包括MIPID-PHY标准的接口规范或者例如不是用于、专属于或者局限于AV数据的通信的多种其它标准中的任何标准的接口规范。第二接口规范可以指定用于传输数据的突发(burst)模式和区别于突发模式的低功率模式。备选地或者附加地，标准可以指定物理层接触件(例如管脚、焊盘等)的总数目，该物理层接触件的总数目与用于AV链路层逻辑312的第一接口规范相关联的物理层接触件的总数目不同。
[0032]格式化来自AV链路层逻辑312的数字信息可以例如包括接口逻辑314多样地映射或者以别的方式分配比特到将被提供至PHY层逻辑316的字节集合。这样的分配可以基于接口逻辑314将各种数字信息各自标识为与第一接口规范的帧格式的相应部分兼容或者以别的方式与其对应。基于来自接口逻辑314的经格式化的数字数据，PHY层逻辑316可以生成用于经由互连320传输到设备330的模拟信号。
[0033]在一个实施例中，设备330包括用于执行信号处理的电路逻辑，该信号处理在一个或者多个方面中是关于设备310执行的处理的逆处理。例如，设备330可以包括用于从设备310接收模拟信号的PHY层逻辑332 JHY层逻辑332可以执行接收信号处理以基于接收到的模拟信号生成数字信号一一例如其中这样的生成是根据第二接口规范。
[0034]在一个实施例中，设备330的接口逻辑334可以从PHY层逻辑332接收这样的数字数据并且执行该数字数据的格式化(重新格式化)以适应设备330的AV链路层逻辑336的后续处理。AV链路层逻辑336可以例如执行根据第一接口规范(S卩AV链路层逻辑312所根据的相同接口规范)的接收链路层处理。在一个实施例中，由接口逻辑334执行的格式化是与由接口逻辑334执行的格式化的逆过程——例如其中接口逻辑334从PHY层逻辑332接收字节集合并且对这样的字节集合的比特多样地进行排序、分离或者以别的方式分配。这样的分配可以例如基于所标识的将这样的比特各自到第一接口规范的帧格式的相应部分的分配。
[0035]系统300是多样地允许先前已经和/或后续地将根据第一接口规范处理的AV信息经由根据第二接口规范操作的PHY层逻辑而被通信的实施例的一个示例。这样的实施例的一个优点是它们可以多样地允许其它PHY层逻辑被消除或者至少被分流到另一裸片、裸片堆叠、封装或者其它IC硬件，其中其它PHY层逻辑根据第一接口规范操作。另一优点是它们可以允许根据第二接口规范操作的物理层硬件附加地或者备选地用于根据第二接口规范的以别的方式的常规通信。
[0036]通过示例而不是限制，PHY层逻辑316还可以耦合到其它链路层逻辑一一例如由示例链路层318表示一一该其它链路层逻辑根据第二接口规范执行常规链路层处理。在一个实施例中，PHY层逻辑316的一部分基于来自接口逻辑314的数字数据生成模拟信号，并且PHY层逻辑316的另一部分基于用链路层318的操作、根据常规技术来交换其它模拟信号。备选地或者附加地，可以在不同时间在基于来自接口逻辑314的数字数据生成模拟信号与基于来自链路层318的数字数据生成其它模拟信号之间复用PHY层逻辑316中的一些或者全部。在其它实施例中，PHY层逻辑316未被耦合用于与任何这样的链路层318的操作。
[0037]图3B图示根据一个实施例的用于交换音频-视频通信的系统350的要素。系统350包括经由互连370相互耦合的设备360、380和经由互连375耦合到设备380的另一设备390。实施例可以例如由系统350整体或者由电子设备、诸如设备360、380、390中的任何设备多样地实施。某些实施例可以由用于作为用于传输和/或接收这样的AV数据的电子设备的部件进行操作的电路装置一一诸如电路逻辑200的电路装置一一来实施。
[0038]在一个实施例中，设备360包括设备310的特征中的一些或者所有特征——例如其中设备360包括IC裸片、裸片堆叠或者封装，该IC裸片、裸片堆叠或者封装包括电路逻辑200。通过示例而不是限制，设备360可以包括分别与AV链路层312、接口逻辑314和PHY层逻辑316功能性对应的AV链路层逻辑362、接口逻辑364和PHY层逻辑366。
[0039]AV链路层逻辑362可以提供在一个或者多个方面中根据或者以别的方式兼容于第一接口规范的数字数据，其中接口逻辑364重新格式化这样的数字数据以适应如下这样的事实:PHY层逻辑366的后续信号处理是根据或者以别的方式兼容于第二接口规范。基于来自接口逻辑364的经格式化的数字数据，PHY层逻辑366可以生成用于经由互连370向设备380传输的模拟信号。
[0040]设备370、380可以是或者包括不同的相应IC裸片——例如其中设备370、380是不同的相应IC封装(或者是它们的部件)。例如，设备370、380可以是系统300的同一电子设备(未示出)的不同部件，其中该电子设备区别于并且耦合到设备390。虽然某些实施例不限于此，但是互连370可以具有少于三(3)英寸的总长度。例如，互连370可以具有少于一(I)英寸的总长度。对照而言，互连375可以包括用于用户手动地连接到设备380、390中的一者或者二者(和/或从设备380、390中的一者或者二者断开)的连接器线缆。[0041 ] 设备380可以包括用于将设备380耦合到互连370的物理层逻辑382——例如其中物理层逻辑382根据或者以别的方式兼容于第二接口规范(与PHY层逻辑366相关联)的硬件要求。设备380还可以包括用于将设备380耦合到互连375的物理层逻辑386—一例如其中物理层逻辑386兼容于(与AV链路层逻辑362相关联的)第一接口规范的硬件要求。通过示例而不是限制，物理层逻辑382可以是MIPI D-PHY接口，并且物理层逻辑386可以是用于AV通信的HDMI PHY、MHL PHY、DP PHY、MyDP PHY或者其它这样的PHY接口逻辑。
[0042]在一个实施例中，物理层逻辑382根据第二规范执行信号处理以基于经由互连370从设备360接收到的模拟信号来生成数字数据。设备380的转换逻辑384可以重新格式化由物理层逻辑382生成的数字数据，以备物理层逻辑386的处理。这样的处理可以用于物理层逻辑386根据在第一规范中给出的物理层技术生成表示经重新格式化的数字数据的模拟信令。
[0043]转换逻辑384的重新格式化可以在一个或者多个方面中是关于接口逻辑364执行的处理而言的逆处理——例如其中转换逻辑384从PHY层逻辑382接收字节集合并且对这样的字节集合的比特多样地进行排序、分离或者以别的方式分配。这样的分配可以例如基于所标识的将这样的比特各自向第一接口规范的帧格式的相应部分的分配。在一个实施例中，转换逻辑384的数字数据重新格式化可以少于常规接收器设备可以用别的方式根据第二接口规范执行的链路层处理中的所有链路层处理一一例如没有任何的链路层处理。
[0044]基于来自转换逻辑384的经重新格式化的数字数据，PHY层逻辑386可以生成用于经由互连375向设备390传输的模拟信号。设备390可以包括AV PHY层392，用于接收这样的模拟信号并且根据在第一接口规范中给出的或者以别的方式与第一接口规范兼容的物理层技术来处理这样的模拟信号。基于这样的处理，AV PHY层392可以生成数字数据以用于提供给设备390的AV链路层39LAV链路层394可以包括用于执行例如与第一接口规范的常规技术兼容的链路层处理的电路装置。
[0045]系统350是如与常规架构比较的那样从硅中多样地分流包括相关联的链路层硬件的物理层硬件一一以例如允许提高裸片空间的利用、对接触件(例如管脚、焊盘、焊球等)的访问等一一的实施例的一个示例。例如，物理层逻辑的某些部件一一诸如一些串行化器-去串行化器(serializer-deserializer)电路装置--可以未显著地减少新一代应用处理器、片上系统解决方案或者其它这样的架构的尺寸。分流这样的物理层逻辑可以允许其余架构部件缩小尺寸，同时允许利用这样的物理层逻辑在总体更小或者以别的方式更有效的外形规格中的新的分流版本来操作。
[0046]图4A图示根据一个实施例的用于传输AV数据的方法400的要素。方法400的一些或者全部可以利用包括电路逻辑200的特征中的一些或者所有特征的集成电路装置来执行。例如，方法400可以由设备310、360中的任一设备执行。
[0047]方法400可以包括在410处基于第一数字信息与第一接口规范的第一帧格式的对应性来重新格式化第一数字信息。在410处的重新格式化可以例如由逻辑、诸如接口逻辑220执行一一例如其中第一数字信息由AV链路层逻辑210生成或者以别的方式提供。方法400可以包括一个或者多个其它操作(未示出)用以生成用于在410处的重新格式化的第一数字信息。例如，这样的一个或者多个操作可以包括执行TMDS解码操作和/或TERC解码操作。
[0048]在一个实施例中，第一帧格式包括用于视频数据的通信的活跃部分和用于与视频数据相关联的音频数据和辅助数据的通信的消隐部分。附加地或者备选地，第一接口规范可以定义用于基于第一帧格式的通信的多个逻辑信道。
[0049]方法400还可以包括在420处利用第一物理层电路装置接收经重新格式化的第一数字信息，包括第一物理层电路装置接收各自针对第一时钟信号的不同相应周期的字节集合。如本文中讨论的那样，字节集合可以包括与帧格式的消隐部分对应的第一字节集合。在一个实施例中，这样的第一字节集合针对多个逻辑信道中的每个逻辑信道而包括相应比特用以表示该逻辑信道的数据，其中表示多个逻辑信道的数据的第一字节集合的比特的总数目小于多个逻辑信道的总比特容量。在某些实施例中，第一字节集合进一步包括各自用于多个控制信号中的相应控制信号的比特。例如，多个控制信号可以包括用于指示第一物理层是否要跳过传输时段的传输的跳过信号。
[0050]在某些实施例中，字节集合还可以包括与消隐部分对应的第二字节集合。这样的第二字节集合可以针对多个逻辑信道中的每个逻辑信道而包括相应比特用以表示该逻辑信道的数据。表示多个逻辑信道的数据的第二字节集合的比特的总数目可以大于表示多个逻辑信道的数据的第一字节集合的比特的总数目。附加地或者备选地，字节集合还可以包括与帧格式的活跃部分对应的第三字节集合。这样的第三字节集合可以针对多个逻辑信道中的每个逻辑信道而包括相应比特用以表示该逻辑信道的数据。表示多个逻辑信道的数据的第三字节集合的比特的总数目可以等于多个逻辑信道的总比特容量。
[0051]方法400还可以包括在430处利用第一物理层电路装置生成第一模拟传输，其中该生成是基于经重新格式化的第一数字信息并且根据第二接口规范。方法400还可以包括由耦合到执行操作410、420、430的电路装置的电路装置所执行的其它操作(未示出)。这样的电路装置可以例如包括设备380的电路装置，但是其它实施例不限于此。通过示例而不是限制，这样的附加操作可以包括利用第二物理层电路装置(例如PHY层逻辑382)接收在430处生成的第一模拟传输。基于接收到的第一模拟传输，第二物理层电路装置可以生成第二数字信息，该第二数字信息包括各自针对第一时钟信号的不同相应周期的字节集合。第二数字信息然后可以根据第一帧格式而被重新格式化，并且经重新格式化的第一数字信息被编码以生成第三数字信息。这样的重新格式化和编码可以例如由提供转换逻辑384的功能的电路装置来执行。后续地，第二物理层电路装置、诸如PHY层逻辑386可以基于第三数字信息、根据第一接口规范来生成第二模拟通信。
[0052]图4B图示根据一个实施例的用于转换AV通信的方法440的要素。可以执行方法440以转换从具有电路逻辑200的特征中的一些或者所有特征的设备接收到的AV通信。例如，可以利用提供设备380的一些或者所有功能的电路装置来执行方法440。
[0053]方法440可以包括在450处利用第一物理层电路装置、根据第一接口规范接收第一模拟通信。第一物理层电路装置可以例如包括PHY层逻辑382的一些或者所有电路装置。第一接口规范可以在MIP1-DPHY标准中被给出，但是某些实施例不限于此。
[0054]方法440还可以包括在460处基于在450处接收到的第一模拟通信生成第一数字信息，该第一数字信息包括各自针对第一时钟信号的不同相应周期的字节集合。这样的第一数字信息可以例如从PHY层逻辑392被输出并且被提供给转换逻辑384。
[0055]在一个实施例中，方法440进一步包括在470处根据第二接口规范的第一帧格式来重新格式化第一数字信息，其中第一帧格式包括用于视频数据的通信的活跃部分和用于与视频数据相关联的音频数据和辅助数据的通信的消隐部分。如本文中讨论的那样，第一接口规范可以定义用于基于第一帧格式的通信的多个逻辑信道，其中字节集合包括与消隐部分对应的第一字节集合。在这样的实施例中，在470处的重新格式化可以包括:针对多个逻辑信道中的每个逻辑信道，向该逻辑信道分配第一字节集合的相应比特，其中向多个逻辑信道分配的第一字节集合的比特的总数目小于多个逻辑信道的总比特容量。
[0056]在480处，方法440可以包括编码经重新格式化的第一数字信息以生成第二数字信息。这样的编码可以例如包括执行TMDS编码操作和/或TERC编码操作。在一个实施例中，方法440进一步包括在490处基于第二数字信息、根据第二接口规范来生成第二模拟通信。在490处的生成可以例如利用提供物理层逻辑386的一些或者所有功能的电路装置来执行。
[0057]图5示出图示根据一个实施例的数字AV信息的重新格式的图500。由图500表示的重新格式化可以例如由接口逻辑220、接口逻辑314、接口逻辑364或者其它这样的逻辑执行。附加地或者备选地，这样的重新格式化的逆(相反)版本可以例如由转换逻辑384、接口逻辑334等执行。
[0058]图500示出根据第一接口规范的用于AV信息的帧格式520—一在这一情况下是在HDMI标准中给出的帧格式。将被重新格式化的数字信息可以在一个或者多个方面中在根据或者以别的方式兼容于帧格式520的格式中被接收。用于执行这样的重新格式化的逻辑可以包括或者以别的方式具有对资源一一例如状态机逻辑、控制信令、定时信息、元数据等一一的访问，以将各种数字信息各自标识为与帧格式520的相应部分相关联。
[0059]通过示例而不是限制，接口逻辑220可以包括用于检测接收到的数字信息是用于帧格式520的消隐时段或者活跃数据时段的机制、或者以别的方式具有对这些机制的访问。这样的机制可以更具体地将各种数字信息各自标识为与控制时段、数据岛时段、防护频带时段等中的相应一个时段相关联。附加地或者备选地，这样的机制可以将数字信息标识为属于帧格式520的特定逻辑信道一一例如TMDS信道O至2中的一个信道。
[0060]在一个实施例中，关于时钟的周期——例如所图示的针对帧格式520的TMDS时钟周期一一相互区别帧格式的各部分。通过示例而不是限制，针对TMDS信道O至2中的每个TMDS信道，信道的数据集合——例如各自包括相应比特[D0]-[D7]的字节——可以对应于相关联的TMDS时钟的不同相应周期。所讨论的TMDS(或者其它)时钟可以例如是基于经重新格式化的数字信息来调节后续传输的信号。
[0061]对数字信息的重新格式可以基于一个或者多个控制信号530，该一个或者多个控制信号例如指示数字信息如何多样地对应于帧格式520的相应部分。这样的控制信号530可以例如包括信号GB，该信号GB指示数字信息是否与帧格式520的防护频带部分相关联。备选地或者附加地，控制信号530可以包括信号DiDe，该信号DiDe指示数字信息是否与帧格式520的数据岛部分相关联。附加地或者备选地，控制信号530可以包括信号EoB，该信号EoB指示是否是数字信息的消隐结束点。在一个实施例中，利用其它数字信息重新格式化控制信号530中的一些或者所有控制信号，这取决于帧格式520。
[0062]在一个实施例中，格式化器逻辑一一例如硬件和/或执行软件、诸如接口逻辑220的硬件和/或执行软件一一将数字信息的比特各自多样地分配到相应的字节集合。格式化器逻辑因此可以生成多个字节集合，这些多个字节集合例如各自针对与帧格式520相关联的TMDS(或者其它)时钟的不同相应周期或者以别的方式与该不同相应周期对应。
[0063]字节集合可以包括与针对帧格式的消隐部分的时钟周期对应的第一字节集合——由示例字节510表示。在一个实施例中，从针对消隐时段时钟周期的TMDS信道O的相应比特[DO]-[D3]、从针对该相同时钟周期的TMDS信道I的相应字节[DO ]-[D3]和从针对该相同时钟周期的TMDS信道2的相应比特[DO ] - [ D3 ]多样地分配字节510的比特O至11中的一些或者所有比特。可以从针对该时钟周期的GB、DiDe和EoB分别分配字节510的比特12至14。在一个实施例中，可以向字节510的比特15分配来自本文中关于图7讨论的跳过信号的比特。分配比特以生成字节510仅为示例而不是对某些实施例限制。
[0064]图6示出表600，该表600图示根据一个实施例的通过重新格式化数字AV信息来生成的各种比特集合。表600的行多样地表示用于与TMDS(或者其它)时钟的相应消隐时段周期对应的、表600的相应列CTL、GB、D i的字节BL 610、BH 6 20。更具体地，列CTL、GB、D i分别表示控制(CTL)时段时钟周期、防护频带时段时钟周期和数据岛时段时钟周期。表600还表示针对与该时钟的活跃数据时段周期对应的列Vid的字节CO 630,Cl 640、C2 650。
[0065]在一个实施例中，分配数字信息以生成比特集合可以在针对不同时钟周期类型的数据之间一一例如在针对消隐时段时钟周期的数据与针对活跃时段时钟周期的数据之间一一变化。例如，向针对控制时段时钟周期、针对防护频带时钟周期和/或针对数据岛时钟周期的字节BL 610,BH 620分配比特可以根据图500中所示的分配方案。
[0066]对照而言，向针对活跃数据时段的字节CO 630X1 640C2 650分配比特可以包括映射针对TMDS信道O至2中的每个TMDS信道的所有比特[D0]-[D7]——如由比特T0_D0至T0_D7、比特T1_D0至T1_D7和比特T2_D0至T2_D7所表示的。可以缓冲来自这些字节之一——例如C2 650一一的数据以用于包括在所得数据序列中的依次更早(或者更晚)周期中。
[0067]针对通过图5和6中所示的格式化来生成的字节集合，表示逻辑信道——例如TMDS信道O至2—一的数据的字节集合的比特的总数目可以大于逻辑信道的比特容量。备选地或附加地，比特的总数目可以小于这些字节集合中的另一个字节集合的比特的对应总数目。例如，由表600中的列CTL表示的字节可以包括从TMDS信道O至2分配的共计六个比特，而由表600中的列GB表示的字节可以包括从TMDS信道O至2分配的共计四个比特，并且由表600中的列Di表示的字节包括从TMDS信道O至2分配的共计八个比特。对照而言，TMDS信道O至2具有24个比特的总比特容量。
[0068]图7示出定时图700，该定时图700图示用于已经根据一个实施例重新格式化的AV数据的定时的要素。定时图700包括各自与时钟——例如用于帧格式520的TMDS时钟——的相应周期对应的针对字节集合的序列710。可以基于比特分配技术、诸如表600中所示的比特分配技术来生成序列710的字节集合，但是其它实施例不限于此。
[0069]在图7中表示的示例实施例中，序列710包括针对包括信道0720、信道I730和信道2 740的多个信道——例如逻辑TMDS信道——中的每个信道的相应字节。信道710、720、730可以例如仅为逻辑信道，只要序列710的数据可以当前不在特定类型(例如TMDS信道)的实际信道中。例如，序列710的数据可以根据所标识的、这样的数据与将来预计的TMD传输信道、先前的TMDS接收信道等的对应性来组织。
[0070]序列710可以包括各自与针对视频帧的消隐数据部分的相应时钟周期对应的字节集合。备选地或者附加地，序列710可以包括各自与针对视频帧的活跃数据部分的相应时钟周期对应的其它字节集合。数字数据的格式化可以例如包括接口逻辑220或者其它这样的逻辑将序列710的数据多样地从根据第一接口规范的第一分组一一例如多个信道一一重新分布到根据第二接口规范的第二分组一一例如多个通道(lane)。在一个实施例中，用于第一分组的总分组数目不同于用于第二分组的总分组数目。通过示例而不是限制，序列710中的字节集合可以从信道720、730、740中的相应信道多样地重新分布到在定时图700中由示例通道O 760和通道I 770表示的通道。序列750可以从这样的分布而产生。
[0071]还可以应用一种或者多种其它技术以实施数字数据从序列710分布到序列750。例如，可以以比与序列710相关联的时钟速率更快的时钟速率来输出序列750。在一个实施例中，用于序列710和750的相应时钟具有频率比2:3。然而，可以根据不同实施例提供各种其它频率比中的任何频率比。备选地或者附加地，被跳过的字节一一由序列750中的符号“S”多样地表示——可以用作通道760、770中的占位符(填充)部分。可以在接口逻辑220 (或者其它这样的格式化逻辑)等待传入的数字数据被多样地分配到序列710的比特之时将这样的被跳过的字节包括在内。在一个实施例中，将利用字节集合中的对应比特向下游逻辑一一例如接口逻辑334、转换逻辑384等一一指示被跳过的字节。这样的比特的一个示例可以是字节510中的示例比特15，但是某些实施例不限于此。
[0072]图8图示根据一个实施例的用于传输AV通信的系统800的要素。系统800可以包括用于例如提供电路逻辑200、设备310和/或设备360的一些或者所有功能的一个或者多个的集成电路。在一个实施例中，系统800包括接口逻辑810，用于接收与第一接口规范兼容的数字AV信息并且处理该数字数据以备与第二接口规范兼容的后续物理层处理。这样的后续物理层处理可以例如由系统800的DPHY逻辑860执行。
[0073 ] 接口逻辑810可以例如提供接口逻辑220、接口逻辑314和/或接口逻辑364的一些或者所有功能。在一个实施例中，接口逻辑810接收数字数据820，该数字数据在一个或者多个方面中根据或者以别的方式兼容于接口规范的帧格式——例如帧格式520。虽然某些实施例不限于此，但是接口逻辑810可以包括用于执行对数字数据820的TMDS解码的TMDS解码器822和用于执行对数字数据820的TERC解码的TERC解码器824中的一者或者二者。然而，在一个备选实施例中，接口逻辑220可以不包括任何这样的解码器逻辑一一例如其中数字数据820未被TMDS编码和/或未被TERC编码。例如，TMDS解码器822和TERC解码器824可以备选地驻留在被耦合用于向接口逻辑810提供数字AV数据的链路层电路装置(未示出)中。这样的链路层电路装置可以例如提供AV链路层逻辑312的功能。
[0074]接口逻辑810可以包括用于接收控制信号830——例如包括控制信号530中的一些或者所有控制信号一一的控制逻辑，由示例状态机832表示，这些控制信号直接地或者间接地指示数字数据820的部分如何对应于帧格式的特定部分。至少部分基于控制信号830，这样的控制逻辑可以管理将如何重新格式化数字数据820(或者例如从TERC解码器824输出的经解码的数字数据)以用于由DPHY逻辑860后续处理。在一个实施例中，重新格式化的管理还可以基于DPHY逻辑860的当前状态——例如用一个或者多个传输就绪信号850a、850b、850c、850d而被通信到状态机832的状态。
[0075]通过示例而不是限制，数字AV数据可以多样地被发送到由示例FIFO缓冲器834a、834b、834c表示的一个或者多个缓冲器，该一个或者多个缓冲器也可以从状态机832接收各种控制输入。在状态机832的控制之下，映射器和通道打包逻辑(mapper and lane packlogic)840可以从FIFO缓冲器834a、834b、834c选择性地获取数字数据和/或其它相关联的辅助信息。映射器和通道打包逻辑840可以生成例如具有序列710的特征中的一些或者所有特征的字节集合，并且重新分布这样的字节集合以生成输出、诸如序列750的输出。在一个实施例中，映射器和通道打包逻辑840的分配和重新分布引起一个或者多个传输数据通道852a、852b、852c、852d向DPHY逻辑860多样地输出相应数据。
[0076]DPHY逻辑860可以例如提供PHY层逻辑230、PHY层逻辑316或者PHY层逻辑366的一些或者所有功能。DPHY逻辑860可以根据第二接口规范、诸如在MIPI D-PHY标准中给出的接口规范来执行操作、包括常规物理层处理。通过示例而不是限制，DPHY逻辑860可以包括通道数字逻辑862a、862b、862c、862d和通道模拟逻辑864a、864b、864c、864d，用以执行各种串行化-去串行化、数模转换和/或其它操作以处理来自传输数据通道852a、852b、852c、852d的数据。基于这样的操作，DPHY逻辑860可以根据第二接口规范输出模拟通信870a、870b、870c、870do
[0077]在一个实施例中，模拟通信870a、870b、870c、870d的交换可以由经由时钟通道逻辑866交换的时钟信号875来调节。时钟通道逻辑866可以例如基于由接口逻辑810的锁相环电路装置PLL 845提供的传输字节时钟854来生成时钟信号875。备选地或者附加地，DPHY逻辑860可以作为接收器电路装置执行附加操作一一例如支持传输模拟通信870a、870b、870c、870d中的一些或者所有模拟通信。这样的附加操作的细节没有限制并且本文中未加以讨论以避免模糊某些实施例的特征。
[0078]图9图示根据一个实施例的用于转换AV信息的系统900的要素。系统900可以例如包括用于执行设备380的一些或者所有功能的一个或者多个集成电路。在一个实施例中，系统900包括DHY逻辑910，用于接收与第二接口规范兼容的模拟信号并且处理模拟信号以备与第一接口规范兼容的后续数字处理。这样的后续数字处理可以例如由系统900的PHY转换逻辑930执行。
[0079]DPHY逻辑910可以例如提供PHY层逻辑382的一些或者所有功能。DPHY逻辑910可以根据接口规范、诸如在MIPI D-PHY标准中给出的接口规范来执行操作、包括常规物理层处理。通过示例而不是限制，DPHY逻辑910可以包括通道模拟逻辑912a、912b、912c、912d和通道数字逻辑914a、914b、914c、914d，用以执行各种串行化-去串行化、模数转换和/或其它操作以处理模拟通信902a、902b、902c、902d。在一个实施例中，对模拟通信902a、902b、902c、902d的交换可以经由时钟通道逻辑916交换的时钟信号904来调节。基于这样的模拟信号处理，DPHY逻辑910可以根据第二接口规范经由一个或者多个接收数据通道922a、922b、922c、922d和一个或多个接收活跃信号920a、920b、920c、920d向PHY转换逻辑930输出数字数据。
[0080]PHY转换逻辑930可以例如提供转换逻辑384的一些或者所有功能。在一个实施例中，PHY转换逻辑930包括由示例状态机952表示的控制逻辑，用以从耦合到PHY转换逻辑930的PHY逻辑(未示出)接收信令、诸如接收活跃信号920a、920b、920c、920d并且在一个实施例中接收一个或者多个控制信号950。在一个实施例中，一个或者多个控制信号950可以指示用于PHY电路装置的传输就绪状态、诸如PHY层逻辑386的传输就绪状态。至少部分基于这样的信令，控制逻辑可以管理将如何格式化数字数据970以用于由其它PHY逻辑(未示出)的后续处理进行处理。
[0081]通过示例而不是限制，可以向PHY转换逻辑930的通道解包和映射器逻辑940提供来自接收数据通道922a、922b、922c、922d的数字数据。在由状态机952的控制之下，解包和映射器逻辑940可以有选择地生成数字数据和/或其它相关联辅助信息，用以提供给由示例FIFO 954a、954b、954c表示的一个或者多个缓冲器。
[0082]FIFO 954a、954b、954c的所缓冲的数据可以被多样地分流——例如在状态机952的控制之下——到TERC编码器960以用于TERC编码。在一个实施例中，这样的TERC编码的输出然后可以被提供到PHY转换逻辑962的TMDS编码器962以用于TMDS编码。由通道解包和映射器逻辑940、TERC编码器960和TMDS编码器962的处理的结果可以产生与常规链路层逻辑可以用别的方式根据接口规范输出的数字AV数据相似的数字AV数据970，这样的接口规范诸如在HDMI标准、MHL标准、DP标准等中给出的接口规范。因而，数字AV数据970然后可以被提供到被包括在系统900中的或者耦合到系统900的PHY层逻辑(未示出)。这样的PHY层逻辑可以处理数字AV数据970以便例如根据该接口规范的常规技术来生成模拟信号。
[0083]本文中描述用于交换音频-视频通信的技术和架构。在本文中的描述中，为了说明的目的而给出许多具体细节，以便提供对某些实施例的透彻理解。然而，本领域技术人员将清楚在没有这些具体细节的情况下仍然可以实现某些实施例。在其他实例中，以框图的形式示出结构和设备，以便避免模糊该描述。
[0084]在说明书中对“一个实施例”或者“实施例”的引用意味着结合该实施例描述的特定特征、结构或者特性被包括在本发明的至少一个实施例中。短语“在一个实施例中”在说明书中的各处的出现未必都指代相同实施例。
[0085]在对计算机存储器内的数据位的操作的算法和符号表示方面呈现了本文中的具体描述的一些部分。这些算法描述和表示是计算领域技术人员用来向本领域其他技术人员最有效地传达他们的工作实质的手段。算法在此并且一般地被构想为促成所希望的结果的有条理的步骤序列。这些步骤是需要对物理数量的物理操控的步骤。这些数量尽管未必地、但是通常地采用能够存储、传送、组合、比较和以别的方式操控的电或者磁信号这样的形式。主要地出于普遍用法的原因而将这些信号称为比特、值、元素、符号、字符、项、数等已经证实有时是方便的。
[0086]然而，应当谨记所有这些和相似术语将与适当物理量相关联并且仅为应用于这些数量的方便标记。除非如从本文的讨论中清楚的那样另有具体陈述，要认识到贯穿该描述，利用诸如“处理”或者“计算”或者“运算”或者“确定”或者“显示”等术语的讨论指代计算机系统或者相似电子计算设备的动作和过程，该计算机系统或者电子计算设备的动作和过程将在计算机系统的寄存器和存储器内表示为物理(电子)量的数据操控和变换成在计算机系统存储器或者寄存器或者其它这样的信息存储、传输或者显示设备内相似地表示为物理量的其它数据。
[0087]某些实施例也涉及一种用于执行本文中的操作的装置。这一装置可以被特殊地构造用于所需目的，或者它可以包括通用计算机，该通用计算机由在计算机中存储的计算机程序选择性地激活或者重新配置。这样的计算机程序可以被存储在计算机可读存储介质、诸如但不限于包括软盘、光盘、CD-ROM和光磁盘的任何类型的盘、只读存储器(R0M)、随机存取存储器(RAM)(诸如动态RAM(DRAM))、EPR0M、EEPR0M、磁或者光卡或者适合用于存储电子指令并且耦合到计算机系统总线的任何类型的介质中。
[0088]本文中呈现的算法和显示不是固有地与任何特定计算机或者其它装置有关。各种通用系统可以与根据本文中的教导的程序使用，或者可以证实是方便的是构造更专门化的装置以执行所需方法步骤。用于多种这些系统的所需结构将从本文中的描述中得以显现。此外，未参照任何特定编程语言描述某些实施例。将认识多种编程语言可以用来实施如本文中描述的这样的实施例的教导。
[0089]除了本文中描述的实施例之外，还可以对所公开的实施例及其实现方式做出各种修改而未脱离它们的范围。因此，应当在说明性而不是限制意义上解释本文中的说明和示例。本发明的范围应当仅参照所附权利要求来衡量。
【主权项】
1.一种装置，包括: 接口电路逻辑，被配置为基于第一数字信息与第一接口规范的第一帧格式的对应性来重新格式化所述第一数字信息，其中所述第一帧格式包括活跃部分和消隐部分，其中所述第一接口规范定义用于基于所述第一帧格式的通信的多个逻辑信道;以及 第一物理层电路装置，被耦合以从所述接口电路逻辑接收经重新格式化的所述第一数字信息，包括所述第一物理层电路装置接收各自针对第一时钟信号的不同相应周期的字节集合，所述字节集合包括与所述消隐部分对应的第一字节集合，所述第一字节集合针对所述多个逻辑信道中的每个逻辑信道而包括相应比特用以表示所述逻辑信道的数据，其中表示所述多个逻辑信道的数据的所述第一字节集合的比特的总数目小于所述多个逻辑信道的总比特容量，其中基于经重新格式化的所述第一数字信息，所述第一物理层电路装置根据第二接口规范生成第一模拟传输。2.根据权利要求1所述的装置，进一步包括用于生成所述第一数字信息的链路层逻辑。3.根据权利要求2所述的装置，其中所述链路层逻辑生成所述第一数字信息包括所述链路层逻辑执行最小化传输差分信令(TMDS)解码操作或者TMDS降错编解码(TERC)解码操作。4.根据权利要求1所述的装置，所述第一字节集合进一步包括各自用于多个控制信号中的相应控制信号的比特。5.根据权利要求4所述的装置，其中所述多个控制信号包括用于指示所述第一物理层是否在传输时段内跳过数据的传输的跳过信号。6.根据权利要求1所述的装置，所述字节集合进一步包括与所述消隐部分对应的第二字节集合，所述第二字节集合针对所述多个逻辑信道中的每个逻辑信道而包括相应比特用以表示所述逻辑信道的数据，其中表示所述多个逻辑信道的数据的所述第二字节集合的比特的总数目大于表示所述多个逻辑信道的数据的所述第一字节集合的比特的所述总数目。7.根据权利要求1所述的装置，所述字节集合进一步包括与所述活跃部分对应的第二字节集合，所述第二字节集合针对所述多个逻辑信道中的每个逻辑信道而包括相应比特用以表示所述逻辑信道的数据，其中表示所述多个逻辑信道的数据的所述第二字节集合的比特的总数目等于所述多个逻辑信道的所述总比特容量。8.根据权利要求1所述的装置，进一步包括:第二集成电路，被配置为: 利用第二物理层电路装置接收所述第一模拟传输； 基于接收到的所述第一模拟传输生成第二数字信息，所述第二数字信息包括各自针对所述第一时钟信号的不同相应周期的字节集合； 根据所述第一帧格式来重新格式化所述第二数字信息； 编码经重新格式化的所述第一数字信息以生成第三数字信息； 基于所述第三数字信息，根据所述第一接口规范来生成第二模拟通信。9.一种方法，包括:利用第一集成电路， 基于第一数字信息与第一接口规范的第一帧格式的对应性来重新格式化所述第一数字信息，其中所述第一帧格式包括活跃部分和消隐部分，其中所述第一接口规范定义用于基于所述第一帧格式的通信的多个逻辑信道;以及 利用第一物理层电路装置来接收经重新格式化的所述第一数字信息，包括所述第一物理层电路装置接收各自针对第一时钟信号的不同相应周期的字节集合，所述字节集合包括与所述消隐部分对应的第一字节集合，所述第一字节集合针对所述多个逻辑信道中的每个逻辑信道而包括相应比特用以表示所述逻辑信道的数据，其中表示所述多个逻辑信道的数据的所述第一字节集合的比特的总数目小于所述多个逻辑信道的总比特容量； 利用所述第一物理层电路装置，基于经重新格式化的所述第一数字信息，根据第二接口规范来生成第一模拟传输。10.根据权利要求9所述的方法，进一步包括生成所述第一数字信息。11.根据权利要求10所述的方法，其中生成所述第一数字信息包括执行最小化传输差分信令(TMDS)解码操作或者TMDS降错编解码(TERC)解码操作。12.根据权利要求9所述的方法，所述第一字节集合进一步包括各自用于多个控制信号中的相应控制信号的比特。13.根据权利要求12所述的方法，其中所述多个控制信号包括用于指示所述第一物理层是否在传输时段内跳过数据的传输的跳过信号。14.根据权利要求9所述的方法，所述字节集合进一步包括与所述消隐部分对应的第二字节集合，所述第二字节集合针对所述多个逻辑信道中的每个逻辑信道而包括相应比特用以表示所述逻辑信道的数据，其中表示所述多个逻辑信道的数据的所述第二字节集合的比特的总数目大于表示所述多个逻辑信道的数据的所述第一字节集合的比特的所述总数目。15.根据权利要求9所述的方法，所述字节集合进一步包括与所述活跃部分对应的第二字节集合，所述第二字节集合针对所述多个逻辑信道中的每个逻辑信道而包括相应比特用以表示所述逻辑信道的数据，其中表示所述多个逻辑信道的数据的所述第二字节集合的比特的总数目等于所述多个逻辑信道的所述总比特容量。16.根据权利要求9所述的方法，进一步包括:利用第二集成电路， 利用第二物理层电路装置接收所述第一模拟传输； 基于接收到的所述第一模拟传输生成第二数字信息，所述第二数字信息包括各自针对所述第一时钟信号的不同相应周期的字节集合； 根据所述第一帧格式来重新格式化所述第二数字信息； 编码经重新格式化的所述第一数字信息以生成第三数字信息； 利用第二物理层电路装置，基于所述第三数字信息、根据所述第一接口规范来生成第二模拟通信。17.—种装置，包括: 第一物理层电路装置，用于根据第一接口规范接收第一模拟通信并且基于接收到的所述第一模拟通信生成第一数字信息，所述第一数字信息包括各自针对第一时钟信号的不同相应周期的字节集合； 转换电路装置，用于根据第二接口规范的第一帧格式来重新格式化所述第一数字信息，其中所述第一帧格式包括活跃部分和消隐部分，其中所述第一接口规范定义用于基于所述第一帧格式的通信的多个逻辑信道，其中所述字节集合包括与所述消隐部分对应的第一字节集合，并且其中所述转换电路装置重新格式化所述第一数字信息包括: 针对所述多个逻辑信道中的每个逻辑信道，所述转换电路装置向所述逻辑信道分配所述第一字节集合的相应比特，其中向所述多个逻辑信道分配的所述第一字节集合的比特的总数目小于所述多个逻辑信道的总比特容量，所述转换电路装置进一步编码经重新格式化的所述第一数字信息以生成第二数字信息；以及 第二物理层电路装置，用于基于所述第二数字信息、根据所述第二接口规范来生成第二模拟通信。18.根据权利要求17所述的装置，其中所述转换逻辑编码经重新格式化的所述第一数字信息包括所述转换逻辑执行最小化传输差分信令(TMDS)编码操作或者TMDS降错编解码(TERC)编码操作。19.根据权利要求17所述的装置，其中所述第一字节集合进一步包括各自用于多个控制信号中的相应控制信号的比特。20.根据权利要求19所述的装置，其中所述多个控制信号包括用于指示传输时段是否为被跳过的传输时段的跳过信号。21.根据权利要求17所述的装置，所述字节集合进一步包括与所述消隐部分对应的第二字节集合，所述第二字节集合针对所述多个逻辑信道中的每个逻辑信道而包括相应比特用以表示所述逻辑信道的数据，其中表示所述多个逻辑信道的数据的所述第二字节集合的比特的总数目大于表示所述多个逻辑信道的数据的所述第一字节集合的比特的所述总数目。22.根据权利要求17所述的装置，所述字节集合进一步包括与所述活跃部分对应的第二字节集合，所述第二字节集合针对所述多个逻辑信道中的每个逻辑信道而包括相应比特用以表示所述逻辑信道的数据，其中表示所述多个逻辑信道的数据的所述第二字节集合的比特的总数目等于所述多个逻辑信道的所述总比特容量。23.一种方法，包括: 利用第一物理层电路装置根据第一接口规范接收第一模拟通信； 基于接收到的所述第一模拟通信生成第一数字信息，所述第一数字信息包括各自针对第一时钟信号的不同相应周期的字节集合； 根据第二接口规范的第一帧格式重新格式化所述第一数字信息，其中所述第一帧格式包括活跃部分和消隐部分，其中所述第一接口规范定义用于基于所述第一帧格式的通信的多个逻辑信道，其中所述字节集合包括与所述消隐部分对应的第一字节集合，并且其中所述重新格式化包括: 对于所述多个逻辑信道中的每个逻辑信道，向所述逻辑信道分配所述第一字节集合的相应比特，其中向所述多个逻辑信道分配的所述第一字节集合的比特的总数目小于所述多个逻辑信道的总比特容量； 编码经重新格式化的所述第一数字信息以生成第二数字信息；以及 利用第二物理层电路装置基于所述第二数字信息、根据所述第二接口规范来生成第二模拟通信。24.根据权利要求23所述的方法，其中编码经重新格式化的所述第一数字信息包括执行最小化传输差分信令(TMDS)编码操作或者TMDS降错编解码(TERC)编码操作。25.根据权利要求23所述的方法，其中所述第一字节集合进一步包括各自用于多个控制信号中的相应控制信号的比特。26.根据权利要求25所述的方法，其中所述多个控制信号包括用于指示传输时段是否为被跳过的传输时段的跳过信号。27.根据权利要求23所述的方法，所述字节集合进一步包括与所述消隐部分对应的第二字节集合，所述第二字节集合针对所述多个逻辑信道中的每个逻辑信道而包括相应比特用以表示所述逻辑信道的数据，其中表示所述多个逻辑信道的数据的所述第二字节集合的比特的总数目大于表示所述多个逻辑信道的数据的所述第一字节集合的比特的所述总数目。28.根据权利要求23所述的方法，所述字节集合进一步包括与所述活跃部分对应的第二字节集合，所述第二字节集合针对所述多个逻辑信道中的每个逻辑信道而包括相应比特用以表示所述逻辑信道的数据，其中表示所述多个逻辑信道的数据的所述第二字节集合的比特的总数目等于所述多个逻辑信道的所述总比特容量。
【文档编号】G06F13/14GK105849711SQ201480067012
【公开日】2016年8月10日
【申请日】2014年9月11日
【发明人】D·阔, J·王, J·H·李, H·崔
【申请人】美国莱迪思半导体公司