Emmc接口和nand接口的相位调整方法及装置的制造方法
【专利摘要】本发明提供一种EMMC接口和NAND接口的相位调整方法及装置，在首次正常工作模式前对PCB板的自适应训练，测试激励数据按照预先存储的数据序列的传输时钟频率送出，经两级寄存器延迟后送出主控芯片的数据引脚端口，然后经过PCB导线传输至EMMC或NAND器件的数据pin脚；同时EMMC或NAND的数据传输时钟依次经过相位延迟和寄存器延迟后输出至主控芯片的时钟引脚端口,然后经过PCB导线传输至EMMC或NAND器件的时钟pin脚；通过控制所述相位延迟和寄存器延迟，直至找到最佳匹配PCB板级相位延迟的芯片内部相位延迟配置，以供主控芯片在正常工作时进行EMMC或NAND数据传输。这样就可以和不同PCB电气条件达到最佳的匹配效果。
【专利说明】
EMMC接口和NAND接口的相位调整方法及装置
技术领域
[0001 ] 本发明涉及一种芯片接口技术，特别涉及一种EMMC芯片接口和NAND闪存接口的相位自适应调整方法及装置。
【背景技术】
[0002]EMMC(Embedded Multi Media Card)为MMC协会所订立的、主要是针对手机或平板电脑等产品的内嵌式存储器标准规格。eMMC的一个明显优势是在封装中集成了一个控制器，它提供标准接口并管理闪存，使得手机厂商就能专注于产品开发的其它部分，并缩短向市场推出产品的时间。
[0003]EMMC是当前常用的数据通信接口，广泛应用于各种芯片之间的通信.但是由于EMMC传输速度高，同时数据接收端需要使用接收到的时钟来采样接收到的数据，所以这就对PCB布板有很高的要求，需要非常注意时钟和数据导线的走线长度，否则很容易导致发送端发送出来的时钟和数据相位正确，但是经过PCB走线延时后到达接收端时，接收时钟和接收数据相位发生变化而不满足采样时序要求，最终造成错误采样，同时由于不同的芯片的EMMC输出相位不同，针对不同的芯片的EMMC接口需要设计不同的PCB走线，不能做到一块电路板通用适配不同芯片的EMMC，造成很大的物质资源和人力资源浪费。
[0004]如果能从芯片设计角度提高芯片输出的EMMC接口时钟数据相位对PCB版的适应性，则可以大大降低PCB板的设计难度和设计时间和产品风险.
[0005]如图1所示，为eMMC工作时序图，图中:Tds为timing of data setup，也就是数据建立时间要求;Tdh为timing of data hold，也就是数据保持时间要求；当传输到外部器件端的信号eMMC data相对eMMC_clkout的建立或者保持时间不满足要求时，会导致外部的器件无法正确采样数据，因此若能通过相位自动调整来使信号经过电路板传输后达到器件端时达到最佳的采样相位，即可使芯片的eMMC接口可以自适应所有电路板。
[0006]另外，NAND闪存是一种非易失性存储技术，即断电后仍能保存数据。它的发展目标就是降低每比特存储成本、提高存储容量，目前nand闪存大量使用于消费电子设备中。
[0007]nand闪存接口是当前常用的数据通信接口，广泛应用于各种芯片之间的通信。但是由于nand闪存接口传输速度高，同时数据接收端需要使用接收到的时钟来采样接收到的数据，所以这就对PCB布板有很高的要求，需要非常注意时钟和数据导线的走线长度，否则很容易导致发送端发送出来的时钟和数据相位正确，但是经过PCB走线延时后到达接收端时，接收时钟和接收数据相位发生变化而不满足采样时序要求，最终造成错误采样。同时由于不同的芯片的nand闪存接口输出相位不同，针对不同的芯片的nand闪存接口需要设计不同的PCB走线，不能做到一块电路板通用适配不同芯片的nand闪存，造成很大的物质资源和人力资源浪费。
[0008]同理，如果能从芯片设计角度提高芯片输出的nand闪存接口时钟数据相位对PCB版的适应性，则可以大大降低PCB板的设计难度和设计时间和产品风险。
[0009]如图2所示，其为nandc工作时序图，图中，Tds为timing of data setup,也就是数据建立时间要求;Tdh为timing of data hold,也就是数据保持时间要求；当传输到外部器件端的信号flash data相对flash DQS的建立或者保持时间不满足要求时，会导致外部的器件无法正确采样数据.因此若能通过相位自动调整来使信号经过电路板传输后达到器件端时达到最佳的采样相位，使芯片的nand flash接口可以自适应所有电路板。
【发明内容】
[0010]本发明要解决的技术问题，在于提供一种芯片接口的自适应调整方法及装置，可以在默认情况下达到最佳的时钟相位适应性，还可以针对不同的外部电路板进行自适应调整，可以和不同PCB电气条件达到最佳的匹配效果。
[0011]本发明要解决的技术问题之一是这样实现的:一种EMMC接口的相位调整方法，包括:
[0012](I)在首次正常工作模式前对PCB板的自适应训练，首先控制测试模式信号设置为有效；
[0013](2)测试激励数据被选通，并按照预先存储的数据序列的传输时钟频率送出，经两级寄存器延迟后送出主控芯片的数据引脚端口.然后经过PCB导线传输至EMMC器件的数据P in脚;同时
[0014]EMMC的数据传输时钟依次经过相位延迟和寄存器延迟后输出至主控芯片的时钟引脚端口，然后经过PCB导线传输至EMMC器件的时钟pin脚；
[0015](3)通过控制所述相位延迟和寄存器延迟，直至找到最佳匹配PCB板级相位延迟的芯片内部相位延迟配置，完成训练；
[0016](4)训练完成后，主控芯片在正常工作时，按照训练得到的最佳延迟配置进行EMMC数据传输。
[0017]本发明要解决的技术问题之二是这样实现的:一种EMMC接口的相位调整装置，包括测试激励数据单元、数据通路选择单元、两级寄存器延迟单元、采样和对比单元、CLKOUT时钟产生单元、相位延迟单元、相位延迟通路选择单元、寄存器延迟单元、寄存器延迟通路选择单元以及相位调整控制单元；
[0018]所述测试激励数据单元、数据通路选择单元、两级寄存器延迟单元依次连接至主控芯片的数据引脚端口，并由主控芯片的数据引脚端口通过PCB导线连接至EMMC器件的数据Pin脚;所述数据通路选择单元还连接测试模式信号；
[0019]所述CLKOUT时钟产生单元、相位延迟单元、相位延迟通路选择单元、寄存器延迟单元、寄存器延迟通路选择单元依次连接至主控芯片的时钟引脚端口，并由主控芯片时钟引脚端口通过PCB导线连接至EMMC器件的时钟pin脚；
[0020]所述EMMC器件的数据pin脚和时钟pin脚分别引出一等长的数据反馈线和时钟反馈线至所述采样和对比单元，所述采样和对比单元还分别连接内部存储器、所述测试激励数据单元和相位调整控制单元，该相位调整控制单元再分别连接所述相位延迟通路选择单元和寄存器延迟通路选择单元。
[0021]本发明要解决的技术问题之三是这样实现的:一种NAND接口的相位调整方法，包括:
[0022](I)在首次正常工作模式前对PCB板的自适应训练，首先控制测试模式信号设置为有效；
[0023](2)测试激励数据被选通，并按照预先存储的数据序列的传输时钟频率送出，经两级寄存器延迟后送出主控芯片的数据引脚端口.然后经过PCB导线传输至NAND闪存器件的数据P in脚;同时
[0024]NAND闪存的数据传输时钟依次经过相位延迟和寄存器延迟后输出至主控芯片的时钟引脚端口，然后经过PCB导线传输至NAND闪存器件的时钟pin脚；
[0025](3)通过控制所述相位延迟和寄存器延迟，直至找到最佳匹配PCB板级相位延迟的芯片内部相位延迟配置，完成训练；
[0026](4)训练完成后，主控芯片在正常工作时，按照训练得到的最佳延迟配置进行NAND闪存数据传输。
[0027]本发明要解决的技术问题之四是这样实现的:一种NAND接口的相位调整装置，其特征在于:包括测试激励数据单元、数据通路选择单元、两级寄存器延迟单元、采样和对比单元、DQS时钟产生单元、相位延迟单元、相位延迟通路选择单元、寄存器延迟单元、寄存器延迟通路选择单元以及相位调整控制单元；
[0028]所述测试激励数据单元、数据通路选择单元、两级寄存器延迟单元依次连接至主控芯片的数据引脚端口，并由主控芯片的数据引脚端口通过PCB导线连接至NAND闪存器件的数据pin脚;所述数据通路选择单元还连接测试模式信号；
[0029]所述DQS时钟产生单元、相位延迟单元、相位延迟通路选择单元、寄存器延迟单元、寄存器延迟通路选择单元依次连接至主控芯片的时钟引脚端口，并由主控芯片时钟引脚端口通过PCB导线连接至NAND闪存器件的时钟pin脚；
[0030]所述NAND闪存器件的数据pin脚和时钟pin脚分别引出一等长的数据反馈线和时钟反馈线至所述采样和对比单元，所述采样和对比单元还分别连接内部存储器、所述测试激励数据单元和相位调整控制单元，该相位调整控制单元再分别连接所述相位延迟通路选择单元和寄存器延迟通路选择单元。
[0031]本发明具有如下优点:
[0032]1、默认情况下达到最佳的时钟相位适应性，最大程度提高了本身的鲁棒性；
[0033]2、还可以针对不同的外部电路板进行自适应调整，可以和不同PCB电气条件达到最佳的匹配效果，可以适配不同的电路板，降低对PCB设计难度，同时使得PCB可以做成通用适配不同芯片，大幅减少人力和物力；
[0034]3、两级调整电路配合工作，既可以在大范围内调整，同时调整精度也可以非常高。
【附图说明】
[0035]下面参照附图结合实施例对本发明作进一步的说明。
[0036]图1为现有芯片EMMC接口的工作时序示意图。
[0037]图2为现有芯片NAND接口的工作时序示意图。
[0038]图3为本发明E丽C接口相位调整装置的结构示意图，并显示了本发明的E丽C接口相位调整方法的执行流程。
[0039]图4为本发明NAND接口的相位调整装置的结构示意图，并显示了本发明的NAND接口的相位调整方法的执行流程。
【具体实施方式】
[0040]实施例一
[0041 ] 请参阅图3所示，本发明的EMMC接口相位调整方法包括下述步骤:
[0042](I)在首次正常工作模式前对PCB板的自适应训练，首先控制测试模式信号设置为有效；
[0043](2)测试激励数据被选通，并按照预先存储的数据序列的传输时钟频率送出，经两级寄存器延迟后送出主控芯片的数据引脚端口.然后经过PCB导线传输至EMMC器件的数据P in脚;同时
[0044]EMMC的数据传输时钟依次经过相位延迟和寄存器延迟后输出至主控芯片的时钟引脚端口，然后经过PCB导线传输至EMMC器件的时钟pin脚；
[0045](3)通过控制所述相位延迟和寄存器延迟，直至找到最佳匹配PCB板级相位延迟的芯片内部相位延迟配置，完成训练；
[0046](4)训练完成后，主控芯片在正常工作时，按照训练得到的最佳延迟配置进行EMMC数据传输。
[0047]其中，所述步骤(3)具体过程如下:
[0048](31)控制所述相位延迟和寄存器延迟为起始延迟配置；
[0049](32)将经过所述相位延迟和寄存器延迟的时钟送往EMMC器件，然后通过等长的数据反馈线和时钟反馈线连接回来时钟和数据，然后使用连接回来的时钟和数据进行采样并存储；
[0050](33)当采样数据达到指定长度后，读取原始的测试激励数据序列进行对比；
[0051 ] 如果对比正确，则表明PCB板上的EMMC器件端采样没有问题，此时适应训练结束，把测试模式信号置为无效，并将当前的时钟延迟配置作为这个PCB板的最佳适应延迟配置；
[0052]如果对比不正确，则控制所述相位延迟和寄存器延迟为下一个延迟配置的训练流程，回到(32)继续训练，如此不断配置直到所有配置结束或者找到最延迟配置退出适应训练。
[0053]所述相位延迟包括O度、90度、180度和270度的相位延迟配置；
[0054]所述寄存器延迟包括零级、一级、二级和三级的寄存器延迟配置；
[0055]则所述相位延迟和寄存器延迟的延迟配置包括下列几种:
[0056]I)相位延迟配置为O度，寄存器延迟配置为零级，即相位延迟和寄存器延迟均为直通；
[0057]2)相位延迟配置为90度，寄存器延迟配置为零级，即寄存器延迟为直通，下同；
[0058]3)相位延迟配置为180度，寄存器延迟配置为零级；
[0059]4)相位延迟配置为270度，寄存器延迟配置为零级；
[0060]5)相位延迟配置为O度，寄存器延迟配置为一级；
[0061 ] 6)相位延迟配置为90度，寄存器延迟配置为一级；
[0062]7)相位延迟配置为180度，寄存器延迟配置为一级；
[0063 ] 8)相位延迟配置为270度，寄存器延迟配置为一级；
[0064]9)相位延迟配置为O度，寄存器延迟配置为二级；
[0065]10)相位延迟配置为90度，寄存器延迟配置为二级；
[0066]11)相位延迟配置为180度，寄存器延迟配置为二级；
[0067]12)相位延迟配置为270度，寄存器延迟配置为二级；
[0068]13)相位延迟配置为O度，寄存器延迟配置为三级；
[0069]14)相位延迟配置为90度，寄存器延迟配置为三级；
[0070]15)相位延迟配置为180度，寄存器延迟配置为三级；
[0071]16)相位延迟配置为270度，寄存器延迟配置为三级。
[0072]在具体控制相位延迟配置和寄存器延迟配置时，可按上述所列I)至16)的顺序进行，直到找到正确采样窗口延迟配置。当然，本发明不限于此，也可按其它顺序，直至找到最延迟配置退出适应训练。
[0073]如图3所示，为本发明的EMMC接口相位调整装置的结构示意图，且上述本发明的EMMC接口相位调整方法可以通过本发明的EMMC接口相位调整装置来实现。
[0074]本发明的EMMC外围电路时序的自适应调整装置，包括测试激励数据单元101、数据通路选择单元102、两级寄存器延迟单元103、采样和对比单元104、CLKOUT时钟产生单元105、相位延迟单元106、相位延迟通路选择单元107、寄存器延迟单元108、寄存器延迟通路选择单元109以及相位调整控制单元110;此处采用两级寄存器延迟单元103是为了让输出数据的芯片内延迟基准为二级寄存器延迟时间，好让下面的寄存器延迟单元108延迟选择通路可以调整时钟相位为更小的I级或者更大的3级，让寄存器延迟通路选择单元109的延迟通路选择具有双向的调整方向。
[0075]所述测试激励数据单元101、数据通路选择单元102、两级寄存器延迟单元103依次连接至主控芯片100的数据引脚端口 Al，并由主控芯片100的数据引脚端口 Al通过PCB导线连接至EMMC器件200的数据pin脚A2;所述数据通路选择单元102还连接测试模式信号；
[0076]所述CLKOUT时钟产生单元105、相位延迟单元106、相位延迟通路选择单元107、寄存器延迟单元108、寄存器延迟通路选择单元109依次连接至主控芯片100的时钟引脚端口BI，并由主控芯片100时钟引脚端口 BI通过PCB导线连接至EMMC器件200的时钟pin脚B2;
[0077]所述EMMC器件200的数据pin脚A2和时钟pin脚B2分别引出一等长的数据反馈线和时钟反馈线至所述采样和对比单元104，所述采样和对比单元104还分别连接内部存储器
111、所述测试激励数据单元101和相位调整控制单元110，该相位调整控制单元110再分别连接所述相位延迟通路选择单元106和寄存器延迟通路选择单元108。
[0078]其中，具体训练流程:
[0079](I)在首次正常工作模式前，测试模式信号被设置为有效；
[0080](2)数据通路选择单元102在测试模式信号有效时选通测试激励数据单元101，测试激励数据单元101按照预先存储的数据序列的传输时钟频率送出，经过数据通路选择单元102后达到两级寄存器延迟单元103后送出主控芯片100的数据引脚端口 Al，然后经过PCB导线传输至EMMC器件200的数据pin脚A2 ；
[0081 ]同时，所述CLKOUT时钟产生单元105负责产生EMMC的数据传输时钟在相位延迟通路选择单元107和寄存器延迟通路选择单元109的控制下，依次经过或不经过相位延迟单元106和寄存器延迟单元108后输出至主控芯片100的时钟引脚端口 BI，然后经过PCB导线传输至EMMC器件200的时钟pin脚B2 ；
[0082](3)所述相位调整控制单元110通过控制所述相位延迟单元106和寄存器延迟单元107的配置，直至找到最佳匹配PCB板级相位延迟的芯片内部相位延迟配置，以供主控芯片100在正常工作时使用。具体过程如下:
[0083](31)所述相位调整控制单元110控制所述相位延迟单元107和寄存器延迟单元108为起始延迟配置，即可以是上述第I)种，相位延迟配置为O度，寄存器延迟配置为零级的配置；
[0084](32)将经过所述相位延迟单元106和寄存器延迟单元108的时钟送往EMMC器件200，然后通过等长的数据反馈线和时钟反馈线连接回来时钟和数据至所述采样和对比单元104，然后所述采样和对比单元104使用连接回来的时钟和数据进行采样并存储至所述内部存储器111;
[0085](33)当采样数据达到指定长度后，所述采样和对比单元104从测试激励数据单元101读取原始的测试激励数据序列进行对比；
[0086]如果对比正确，则表明PCB板上的EMMC器件端采样没有问题，此时适应训练结束(即把测试模式信号置为无效)，把测试模式信号置为无效，并将当前的时钟延迟配置作为这个PCB板的最佳适应延迟配置；
[0087]如果对比不正确，则相位调整控制单元110控制所述相位延迟单元106和寄存器延迟单元108为下一个延迟配置(如上述第2)种配置)的训练流程，回到步骤(32)继续训练，如此不断配置直到所有配置结束或者找到最延迟配置退出适应训练。
[0088]所述相位延迟单元106包括90度相位延迟单元、180度相位延迟单元和270度相位延迟单元;所述CLKOUT时钟产生单元105分别通过直接及通过该90度相位延迟单元、180度相位延迟单元、270度相位延迟单元连接所述相位延迟通路选择单元107 ；
[0089]所述寄存器延迟单元108包括一级寄存器延迟单元、二级寄存器延迟单元和三级寄存器延迟单元;所述相位延迟通路选择单元分别通过直接及通过该一级寄存器延迟单元、二级寄存器延迟单元、三级寄存器延迟单元连接所述寄存器延迟通路选择单元109。
[0090]另外，需要说明的是:本发明的方法及装置，需要在测试前向激励数据单元101存入特定的数字序列数据用于测试;且在PCB设计时，需要在EMMC器件200的时钟端(时钟pin脚B2)和数据端(数据pin脚A2)分别连出一个等长时钟反馈线和等长数据反馈线到SOC主控芯片(即所述主控芯片100)，由于需要反映信号从主控芯片100发出后经过PCB导线传输到EMMC器件200的时钟P in脚A2和数据pin脚B2时真实的相位差，所以为了不引入新的相位差，必须让时钟反馈线和数据反馈线从EMMC器件200的时钟pin脚B2和数据pin脚A2到达主控芯片100的时钟反馈接收脚Cl和数据反馈接收脚Dl的距离等长；同理，在主控芯片100设计布线时，也要设置约束，使主控芯片100的时钟反馈接收脚Cl和数据反馈接收脚Dl到采样和对比单元104的主控芯片100内部走线延时等长。
[0091]实施例二
[0092]请参阅图4所示，本发明的NAND接口相位调整方法包括下述步骤:
[0093](I)在首次正常工作模式前对PCB板的自适应训练，首先控制测试模式信号设置为有效；
[0094](2)测试激励数据被选通，并按照预先存储的数据序列的传输时钟频率送出，经两级寄存器延迟后送出主控芯片的数据引脚端口.然后经过PCB导线传输至NAND闪存器件的数据P in脚;同时
[0095]NAND闪存的数据传输时钟依次经过相位延迟和寄存器延迟后输出至主控芯片的时钟引脚端口，然后经过PCB导线传输至NAND闪存器件的时钟pin脚；
[0096](3)通过控制所述相位延迟和寄存器延迟，直至找到最佳匹配PCB板级相位延迟的芯片内部相位延迟配置，完成训练；
[0097](4)训练完成后，主控芯片在正常工作时，按照训练得到的最佳延迟配置进行NAND闪存数据传输。
[0098]其中，所述步骤(3)具体过程如下:
[0099](31)控制所述相位延迟和寄存器延迟为起始延迟配置；
[0100](32)将经过所述相位延迟和寄存器延迟的时钟送往NAND闪存器件，然后通过等长的数据反馈线和时钟反馈线连接回来时钟和数据，然后使用连接回来的时钟和数据进行采样并存储；
[0101](33)当采样数据达到指定长度后，读取原始的测试激励数据序列进行对比；
[0102]如果对比正确，则表明PCB板上的NAND闪存器件端采样没有问题，此时适应训练结束，把测试模式信号置为无效，并将当前的时钟延迟配置作为这个PCB板的最佳适应延迟配置；
[0103]如果对比不正确，则控制所述相位延迟和寄存器延迟为下一个延迟配置的训练流程，回到(32)继续训练，如此不断配置直到所有配置结束或者找到最延迟配置退出适应训练。
[0104]所述相位延迟包括O度、90度、180度和270度的相位延迟配置；
[0105]所述寄存器延迟包括零级、一级、二级和三级的寄存器延迟配置；
[0106]则所述相位延迟和寄存器延迟的延迟配置包括下列几种:
[0107]I)相位延迟配置为O度，寄存器延迟配置为零级，即相位延迟和寄存器延迟均为直通；
[0108]2)相位延迟配置为90度，寄存器延迟配置为零级，即寄存器延迟为直通，下同；
[0109]3)相位延迟配置为180度，寄存器延迟配置为零级；
[0110]4)相位延迟配置为270度，寄存器延迟配置为零级；
[0111]5)相位延迟配置为O度，寄存器延迟配置为一级；
[0112]6)相位延迟配置为90度，寄存器延迟配置为一级；
[0113]7)相位延迟配置为180度，寄存器延迟配置为一级；
[0114]8)相位延迟配置为270度，寄存器延迟配置为一级；
[0115]9)相位延迟配置为O度，寄存器延迟配置为二级；
[0116]10)相位延迟配置为90度，寄存器延迟配置为二级；
[0117]11)相位延迟配置为180度，寄存器延迟配置为二级；
[0118]12)相位延迟配置为270度，寄存器延迟配置为二级；
[0119]13)相位延迟配置为O度，寄存器延迟配置为三级；
[0120]14)相位延迟配置为90度，寄存器延迟配置为三级；
[0121]15)相位延迟配置为180度，寄存器延迟配置为三级；
[0122]16)相位延迟配置为270度，寄存器延迟配置为三级。
[0123]在具体控制相位延迟配置和寄存器延迟配置时，可按上述所列I)至16)的顺序进行，直到找到正确采样窗口延迟配置。当然，本发明不限于此，也可按其它顺序，直至找到最延迟配置退出适应训练。
[0124]如图4所示，为本发明的NAND接口的相位调整装置的结构示意图，且上述本发明的NAND接口的相位调整方法可以通过本发明的NAND接口的相位调整装置来实现。
[0125]本发明的NAND闪存外围电路时序的自适应调整装置，包括测试激励数据单元301、数据通路选择单元302、两级寄存器延迟单元303、采样和对比单元304、DQS时钟产生单元305、相位延迟单元306、相位延迟通路选择单元307、寄存器延迟单元308、寄存器延迟通路选择单元309以及相位调整控制单元310;此处采用两级寄存器延迟单元303是为了让输出数据的芯片内延迟基准为二级寄存器延迟时间，好让下面的寄存器延迟单元308延迟选择通路可以调整时钟相位为更小的I级或者更大的3级，让寄存器延迟通路选择单元309的延迟通路选择具有双向的调整方向。
[0126]所述测试激励数据单元301、数据通路选择单元302、两级寄存器延迟单元303依次连接至主控芯片300的数据引脚端口El，并由主控芯片300的数据引脚端口El通过PCB导线连接至NAND闪存器件400的数据pin脚E2;所述数据通路选择单元302还连接测试模式信号；
[0127]所述DQS时钟产生单元305、相位延迟单元306、相位延迟通路选择单元307、寄存器延迟单元308、寄存器延迟通路选择单元309依次连接至主控芯片300的时钟引脚端口 Fl，并由主控芯片300时钟引脚端口 Fl通过PCB导线连接至NAND闪存器件400的时钟pin脚F2;
[0128]所述NAND闪存器件400的数据pin脚E2和时钟pin脚F2分别引出一等长的数据反馈线和时钟反馈线至所述采样和对比单元304，所述采样和对比单元304还分别连接内部存储器311、所述测试激励数据单元301和相位调整控制单元310，该相位调整控制单元310再分别连接所述相位延迟通路选择单元306和寄存器延迟通路选择单元308。
[0129]其中，具体训练流程:
[0130](I)在首次正常工作模式前，测试模式信号被设置为有效；
[0131](2)数据通路选择单元302在测试模式信号有效时选通测试激励数据单元301，测试激励数据单元301按照预先存储的数据序列的传输时钟频率送出，经过数据通路选择单元302后达到两级寄存器延迟单元303后送出主控芯片300的数据引脚端口El，然后经过PCB导线传输至NAND闪存器件400的数据pin脚E2;
[0132]同时，所述DQS时钟产生单元305负责产生NAND闪存的数据传输时钟在相位延迟通路选择单元307和寄存器延迟通路选择单元309的控制下，依次经过或不经过相位延迟单元306和寄存器延迟单元308后输出至主控芯片300的时钟引脚端口Fl，然后经过PCB导线传输至NAND闪存器件400的时钟pin脚F2 ；
[0133](3)所述相位调整控制单元通过控制所述相位延迟单元和寄存器延迟单元的配置，直至找到最佳匹配PCB板级相位延迟的芯片内部相位延迟配置，以供主控芯片在正常工作时使用。具体过程如下:
[0134](31)所述相位调整控制单元310控制所述相位延迟单元和寄存器延迟单元308为起始延迟配置；
[0135](32)将经过所述相位延迟单元306和寄存器延迟单元308的时钟送往NAND闪存器件400，然后通过等长的数据反馈线和时钟反馈线连接回来时钟和数据至所述采样和对比单元304，然后所述采样和对比单元304使用连接回来的时钟和数据进行采样并存储至所述内部存储器311;
[0136](33)当采样数据达到指定长度后，所述采样和对比单元304从测试激励数据单元301读取原始的测试激励数据序列进行对比；
[0137]如果对比正确，则表明PCB板上的NAND闪存器件端采样没有问题，此时适应训练结束，把测试模式信号置为无效，并将当前的时钟延迟配置作为这个PCB板的最佳适应延迟配置；
[0138]如果对比不正确，则相位调整控制单元310控制所述相位延迟单元306和寄存器延迟单元308为下一个延迟配置的训练流程，回到步骤(32)继续训练，如此不断配置直到所有配置结束或者找到最延迟配置退出适应训练。
[0139]所述相位延迟单元306包括90度相位延迟单元、180度相位延迟单元和270度相位延迟单元;所述DQS时钟产生单元305分别通过直接及通过该90度相位延迟单元、180度相位延迟单元、270度相位延迟单元连接所述相位延迟通路选择单元307 ；
[0140]所述寄存器延迟单元308包括一级寄存器延迟单元、二级寄存器延迟单元和三级寄存器延迟单元;所述相位延迟通路选择单元分别通过直接及通过该一级寄存器延迟单元、二级寄存器延迟单元、三级寄存器延迟单元连接所述寄存器延迟通路选择单元309。
[0141]同样，本发明的方法及装置，需要在测试前向激励数据单元301存入特定的数字序列数据用于测试;且在PCB设计时，需要在NAND闪存器件400的时钟端(时钟pin脚F2)和数据端(数据pin脚E2)分别连出一个等长时钟反馈线和等长数据反馈线到SOC主控芯片(即所述主控芯片300)，由于需要反映信号从主控芯片300发出后经过PCB导线传输到NAND闪存器件400的时钟pin脚E2和数据pin脚F2时真实的相位差，所以为了不引入新的相位差，必须让时钟反馈线和数据反馈线从NAND闪存器件400的时钟pin脚F2和数据pin脚E2到达主控芯片300的时钟反馈接收脚Gl和数据反馈接收脚Hl的距离等长；同理，在主控芯片300设计布线时，也要设置约束，使主控芯片300的时钟反馈接收脚Gl和数据反馈接收脚Hl到采样和对比单元304的主控芯片300内部走线延时等长。
[0142]虽然以上描述了本发明的【具体实施方式】，但是熟悉本技术领域的技术人员应当理解，我们所描述的具体的实施例只是说明性的，而不是用于对本发明的范围的限定，熟悉本领域的技术人员在依照本发明的精神所作的等效的修饰以及变化，都应当涵盖在本发明的权利要求所保护的范围内。
【主权项】
1.一种EMMC接口的相位调整方法，其特征在于: (1)在首次正常工作模式前对PCB板的自适应训练，首先控制测试模式信号设置为有效； (2)测试激励数据被选通，并按照预先存储的数据序列的传输时钟频率送出，经两级寄存器延迟后送出主控芯片的数据引脚端口，然后经过PCB导线传输至EMMC器件的数据pin脚;同时 EMMC的数据传输时钟依次经过相位延迟和寄存器延迟后输出至主控芯片的时钟引脚端口，然后经过PCB导线传输至EMMC器件的时钟pin脚； (3)通过控制所述相位延迟和寄存器延迟，直至找到最佳匹配PCB板级相位延迟的芯片内部相位延迟配置，完成训练； (4)训练完成后，主控芯片在正常工作时，按照训练得到的最佳延迟配置进行EMMC数据传输。2.根据权利要求1所述的EMMC接口的相位调整方法，其特征在于:所述步骤(3)具体过程如下: (31)控制所述相位延迟和寄存器延迟为起始延迟配置； (32)将经过所述相位延迟和寄存器延迟的时钟送往EMMC器件，然后通过等长的数据反馈线和时钟反馈线连接回来时钟和数据，然后使用连接回来的时钟和数据进行采样并存储； (33)当采样数据达到指定长度后，读取原始的测试激励数据序列进行对比； 如果对比正确，则表明PCB板上的E丽C器件端采样没有问题，此时适应训练结束，把测试模式信号置为无效，并将当前的时钟延迟配置作为这个PCB板的最佳适应延迟配置； 如果对比不正确，则控制所述相位延迟和寄存器延迟为下一个延迟配置的训练流程，回到(32)继续训练，如此不断配置直到所有配置结束或者找到最延迟配置退出适应训练。3.根据权利要求2所述的EMMC接口的相位调整方法，其特征在于:所述相位延迟包括O度、90度、180度和270度的相位延迟配置； 所述寄存器延迟包括零级、一级、二级和三级的寄存器延迟配置； 则所述相位延迟和寄存器延迟的延迟配置包括下列几种: 相位延迟配置为O度，寄存器延迟配置为零级； 相位延迟配置为90度，寄存器延迟配置为零级； 相位延迟配置为180度，寄存器延迟配置为零级； 相位延迟配置为270度，寄存器延迟配置为零级； 相位延迟配置为O度，寄存器延迟配置为一级； 相位延迟配置为90度，寄存器延迟配置为一级； 相位延迟配置为180度，寄存器延迟配置为一级； 相位延迟配置为270度，寄存器延迟配置为一级； 相位延迟配置为O度，寄存器延迟配置为二级； 相位延迟配置为90度，寄存器延迟配置为二级； 相位延迟配置为180度，寄存器延迟配置为二级； 相位延迟配置为270度，寄存器延迟配置为二级； 相位延迟配置为O度，寄存器延迟配置为三级； 相位延迟配置为90度，寄存器延迟配置为三级； 相位延迟配置为180度，寄存器延迟配置为三级； 相位延迟配置为270度，寄存器延迟配置为三级。4.一种EMMC接口的相位调整装置，其特征在于:包括测试激励数据单元、数据通路选择单元、两级寄存器延迟单元、采样和对比单元、CLKOUT时钟产生单元、相位延迟单元、相位延迟通路选择单元、寄存器延迟单元、寄存器延迟通路选择单元以及相位调整控制单元； 所述测试激励数据单元、数据通路选择单元、两级寄存器延迟单元依次连接至主控芯片的数据引脚端口，并由主控芯片的数据引脚端口通过PCB导线连接至EMMC器件的数据pin脚;所述数据通路选择单元还连接测试模式信号； 所述CLKOUT时钟产生单元、相位延迟单元、相位延迟通路选择单元、寄存器延迟单元、寄存器延迟通路选择单元依次连接至主控芯片的时钟引脚端口，并由主控芯片时钟引脚端口通过PCB导线连接至EMMC器件的时钟pin脚； 所述MMC器件的数据pin脚和时钟pin脚分别引出一等长的数据反馈线和时钟反馈线至所述采样和对比单元，所述采样和对比单元还分别连接内部存储器、所述测试激励数据单元和相位调整控制单元，该相位调整控制单元再分别连接所述相位延迟通路选择单元和寄存器延迟通路选择单元。5.根据权利要求4所述的EMMC接口的相位调整装置，其特征在于: 在首次正常工作模式前，测试模式信号被设置为有效； 数据通路选择单元选通测试激励数据单元，测试激励数据单元按照预先存储的数据序列的传输时钟频率送出，经过通路选择单元后达到两级寄存器延迟单元后送出主控芯片的数据引脚端口，然后经过PCB导线传输至EMMC器件的数据pin脚；同时，所述CLKOUT时钟产生单元负责产生EMMC的数据传输时钟在相位延迟通路选择单元和寄存器延迟通路选择单元的控制下，依次经过或不经过相位延迟单元和寄存器延迟单元后输出至主控芯片的时钟引脚端口，然后经过PCB导线传输至EMMC器件的时钟pin脚； 所述相位调整控制单元通过控制所述相位延迟单元和寄存器延迟单元的配置，直至找到最佳匹配PCB板级相位延迟的芯片内部相位延迟配置，以供主控芯片在正常工作时使用。6.根据权利要求5所述的EMMC接口的相位调整装置，其特征在于: 所述相位调整控制单元通过控制所述相位延迟单元和寄存器延迟单元的配置，直至找到最佳匹配PCB板级相位延迟的芯片内部相位延迟配置具体过程如下: 所述相位调整控制单元控制所述相位延迟单元和寄存器延迟单元为起始延迟配置；将经过所述相位延迟单元和寄存器延迟单元的时钟送往EMMC器件，然后通过等长的数据反馈线和时钟反馈线连接回来时钟和数据至所述采样和对比单元，然后所述采样和对比单元使用连接回来的时钟和数据进行采样并存储至所述内部存储器； 当采样数据达到指定长度后，所述采样和对比单元从测试激励数据单元读取原始的测试激励数据序列进行对比； 如果对比正确，则表明PCB板上的E丽C器件端采样没有问题，此时适应训练结束，把测试模式信号置为无效，并将当前的时钟延迟配置作为这个PCB板的最佳适应延迟配置； 如果对比不正确，则相位调整控制单元控制所述相位延迟和寄存器延迟为下一个延迟配置的训练流程继续训练，如此不断配置直到所有配置结束或者找到最延迟配置退出适应训练。7.根据权利要求6所述的EMMC接口的相位调整装置，其特征在于: 所述相位延迟单元包括90度相位延迟单元、180度相位延迟单元和270度相位延迟单元;所述CLKOUT时钟产生单元分别通过直接及通过该90度相位延迟单元、180度相位延迟单元、270度相位延迟单元连接所述相位延迟通路选择单元； 所述寄存器延迟单元包括一级寄存器延迟单元、二级寄存器延迟单元和三级寄存器延迟单元;所述相位延迟通路选择单元分别通过直接及通过该一级寄存器延迟单元、二级寄存器延迟单元、三级寄存器延迟单元连接所述寄存器延迟通路选择单元。8.一种NAND接口的相位调整方法，其特征在于: (1)在首次正常工作模式前对PCB板的自适应训练，首先控制测试模式信号设置为有效； (2)测试激励数据被选通，并按照预先存储的数据序列的传输时钟频率送出，经两级寄存器延迟后送出主控芯片的数据引脚端口.然后经过PCB导线传输至NAND闪存器件的数据P in脚;同时 NAND闪存的数据传输时钟依次经过相位延迟和寄存器延迟后输出至主控芯片的时钟引脚端口，然后经过PCB导线传输至NAND闪存器件的时钟pin脚； (3)通过控制所述相位延迟和寄存器延迟，直至找到最佳匹配PCB板级相位延迟的芯片内部相位延迟配置，完成训练； (4)训练完成后，主控芯片在正常工作时，按照训练得到的最佳延迟配置进行NAND闪存数据传输。9.根据权利要求8所述的NAND接口的相位调整方法，其特征在于:所述步骤(3)具体过程如下: (31)控制所述相位延迟和寄存器延迟为起始延迟配置； (32)将经过所述相位延迟和寄存器延迟的时钟送往NAND闪存器件，然后通过等长的数据反馈线和时钟反馈线连接回来时钟和数据，然后使用连接回来的时钟和数据进行采样并存储； (33)当采样数据达到指定长度后，读取原始的测试激励数据序列进行对比；如果对比正确，则表明PCB板上的NAND闪存器件端采样没有问题，此时适应训练结束，把测试模式信号置为无效，并将当前的时钟延迟配置作为这个PCB板的最佳适应延迟配置；如果对比不正确，则控制所述相位延迟和寄存器延迟为下一个延迟配置的训练流程，回到(32)继续训练，如此不断配置直到所有配置结束或者找到最延迟配置退出适应训练。10.根据权利要求9所述的NAND接口的相位调整方法，其特征在于:所述相位延迟包括O度、90度、180度和270度的相位延迟配置； 所述寄存器延迟包括零级、一级、二级和三级的寄存器延迟配置； 则所述相位延迟和寄存器延迟的延迟配置包括下列几种: 相位延迟配置为O度，寄存器延迟配置为零级； 相位延迟配置为90度，寄存器延迟配置为零级； 相位延迟配置为180度，寄存器延迟配置为零级； 相位延迟配置为270度，寄存器延迟配置为零级； 相位延迟配置为O度，寄存器延迟配置为一级； 相位延迟配置为90度，寄存器延迟配置为一级； 相位延迟配置为180度，寄存器延迟配置为一级； 相位延迟配置为270度，寄存器延迟配置为一级； 相位延迟配置为O度，寄存器延迟配置为二级； 相位延迟配置为90度，寄存器延迟配置为二级； 相位延迟配置为180度，寄存器延迟配置为二级； 相位延迟配置为270度，寄存器延迟配置为二级； 相位延迟配置为O度，寄存器延迟配置为三级； 相位延迟配置为90度，寄存器延迟配置为三级； 相位延迟配置为180度，寄存器延迟配置为三级； 相位延迟配置为270度，寄存器延迟配置为三级。11.一种NAND接口的相位调整装置，其特征在于:包括测试激励数据单元、数据通路选择单元、两级寄存器延迟单元、采样和对比单元、DQS时钟产生单元、相位延迟单元、相位延迟通路选择单元、寄存器延迟单元、寄存器延迟通路选择单元以及相位调整控制单元； 所述测试激励数据单元、数据通路选择单元、两级寄存器延迟单元依次连接至主控芯片的数据引脚端口，并由主控芯片的数据引脚端口通过PCB导线连接至NAND闪存器件的数据Pin脚;所述数据通路选择单元还连接测试模式信号； 所述DQS时钟产生单元、相位延迟单元、相位延迟通路选择单元、寄存器延迟单元、寄存器延迟通路选择单元依次连接至主控芯片的时钟引脚端口，并由主控芯片时钟引脚端口通过PCB导线连接至NAND闪存器件的时钟pin脚； 所述NAND闪存器件的数据pin脚和时钟pin脚分别引出一等长的数据反馈线和时钟反馈线至所述采样和对比单元，所述采样和对比单元还分别连接内部存储器、所述测试激励数据单元和相位调整控制单元，该相位调整控制单元再分别连接所述相位延迟通路选择单元和寄存器延迟通路选择单元。12.根据权利要求11所述的NAND接口的相位调整装置，其特征在于: 在首次正常工作模式前，测试模式信号被设置为有效； 数据通路选择单元选通测试激励数据单元，测试激励数据单元按照预先存储的数据序列的传输时钟频率送出，经过通路选择单元后达到两级寄存器延迟单元后送出主控芯片的数据引脚端口，然后经过PCB导线传输至NAND闪存器件的数据pin脚；同时，所述DQS时钟产生单元负责产生NAND闪存的数据传输时钟在相位延迟通路选择单元和寄存器延迟通路选择单元的控制下，依次经过或不经过相位延迟单元和寄存器延迟单元后输出至主控芯片的时钟引脚端口，然后经过PCB导线传输至NAND闪存器件的时钟pin脚； 所述相位调整控制单元通过控制所述相位延迟单元和寄存器延迟单元的配置，直至找到最佳匹配PCB板级相位延迟的芯片内部相位延迟配置，以供主控芯片在正常工作时使用。13.根据权利要求12所述的NAND接口的相位调整装置，其特征在于: 所述相位调整控制单元通过控制所述相位延迟单元和寄存器延迟单元的配置，直至找到最佳匹配PCB板级相位延迟的芯片内部相位延迟配置具体过程如下: 所述相位调整控制单元控制所述相位延迟单元和寄存器延迟单元为起始延迟配置；将经过所述相位延迟单元和寄存器延迟单元的时钟送往NAND闪存器件，然后通过等长的数据反馈线和时钟反馈线连接回来时钟和数据至所述采样和对比单元，然后所述采样和对比单元使用连接回来的时钟和数据进行采样并存储至所述内部存储器； 当采样数据达到指定长度后，所述采样和对比单元从测试激励数据单元读取原始的测试激励数据序列进行对比；如果对比正确，则表明PCB板上的NAND闪存器件端采样没有问题，此时适应训练结束，把测试模式信号置为无效，并将当前的时钟延迟配置作为这个PCB板的最佳适应延迟配置；如果对比不正确，则相位调整控制单元控制所述相位延迟和寄存器延迟为下一个延迟配置的训练流程继续训练，如此不断配置直到所有配置结束或者找到最延迟配置退出适应训练。14.根据权利要求13所述的NAND接口的相位调整装置，其特征在于: 所述相位延迟单元包括90度相位延迟单元、180度相位延迟单元和270度相位延迟单元;所述DQS时钟产生单元分别通过直接及通过该90度相位延迟单元、180度相位延迟单元、270度相位延迟单元连接所述相位延迟通路选择单元； 所述寄存器延迟单元包括一级寄存器延迟单元、二级寄存器延迟单元和三级寄存器延迟单元;所述相位延迟通路选择单元分别通过直接及通过该一级寄存器延迟单元、二级寄存器延迟单元、三级寄存器延迟单元连接所述寄存器延迟通路选择单元。
【文档编号】G06F11/26GK105930241SQ201610292352
【公开日】2016年9月7日
【申请日】2016年5月5日
【发明人】廖裕民
【申请人】福州瑞芯微电子股份有限公司