存储装置及用于利用电源无效信号的方法
【专利摘要】根据一个实施方式，存储装置经由包含电源无效信号线的接口总线与主机装置连接。上述存储装置的存储控制器控制对记录介质的访问及与上述主机装置的通信。上述存储控制器具备多个CPU。上述多个CPU基于经由上述电源无效信号线供给的电源无效信号，执行中断处理。上述中断处理包含确定排他地执行备份处理的备份CPU。
【专利说明】存储装置及用于利用电源无效信号的方法
[0001]相关申请
[0002]本申请享有以美国临时专利申请62/073，283号(申请日:2014年10月31日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
[0003]这里记载的实施方式涉及存储装置及用于利用电源无效信号的方法。
【背景技术】
[0004]—般，存储装置经由串行连接SCSI (SAS)总线或者串行AT附件(SATA)总线这样的接口总线(主机接口总线)，与主机装置(或扩展器)连接。关于这样的接口总线的规格，最近制定了新的电源无效标准。所制定的电源无效标准与装置电源管理功能有关。根据所制定的电源无效标准，启动器(例如主机装置)能够将对作为目标的存储装置内的包含存储控制器的主要要素的电源供给设为无效。
[0005]在主机接口总线中发生了挂起的情况下，存储装置内的存储控制器挂起的可能性高。根据所制定的电源无效标准，启动器(主机装置)在判断为主机接口总线挂起的情况下，断言(assert)向目标(存储装置)供给的电源无效信号PWDIS。因此，在信号PWDIS被断言了的情况下，即使存储装置内的存储控制器挂起，也要求在该存储装置中适合地执行处理。
【发明内容】
[0006]这里记载的实施方式提供存储装置及用于利用电源无效信号的方法，其在电源无效信号被断言了的情况下，即使存储装置内的存储控制器挂起，也能够在该存储装置中适合地执行处理。
[0007]根据一个实施方式，存储装置经由包含电源无效信号线的接口总线与主机连接。上述存储装置具备记录介质以及存储控制器。上述存储控制器控制对上述记录介质的访问及与上述主机的通信。上述存储控制器具备多个CPU。上述多个CPU基于经由上述电源无效信号线供给的电源无效信号，执行中断处理。上述中断处理包含确定排他地执行备份处理的备份CPU。
【附图说明】
[0008]图1是表示实施方式所涉及的存储系统的典型结构的方框图。
[0009]图2是表示图1所示硬盘控制器(HDC)的典型结构的方框图。
[0010]图3是用于说明该实施方式中从主机装置检测到主机接口总线的挂起到HDC转变为电源关断状态为止的典型工作的序列图。
[0011]图4是用于说明该实施方式中从HDC转变为电源关断状态到电源接通序列完成为止的典型工作的序列图。
[0012]图5是用于说明电源接通序列的典型处理步骤的流程图。
【具体实施方式】
[0013]以下，参照【附图说明】几个实施方式。
[0014]图1是表示实施方式所涉及的存储系统的典型结构的方框图。图1所示的存储系统设置于个人计算机、摄像机、音乐播放器、便携终端、便携电话机或者打印设备这样的电子设备。
[0015]存储系统包括磁盘装置10和主机装置(以下，称为主机)20。磁盘装置10是也称为硬盘驱动器(HDD)的存储装置。因而，在以下的说明中，将磁盘装置10表示为HDD10。HDDlO经由主机接口总线30与主机20连接。主机接口总线30例如是SATA总线。主机20将HDDlO用作该主机20的存储装置。
[0016]主机接口总线30包含数据接收发送线(以下称为SATAIF线)31、电源无效信号线(以下称为PWDIS线)32及电源线33。在本实施方式中，SATAIF线31包含一对发送信号线及一对接收信号线。PWDIS线32用于从主机20向HDD 10传送电源无效信号PWDIS (以下简称为信号PWDIS)。信号PWDIS用于将向HDDlO内的包含存储控制器(以下简称为控制器)18的主要要素的电源供给设为无效。电源线33用于从主机20向HDDlO供给电源。将经由电源线33供给至HDDlO的电源的电压表示为VI。在本实施方式中，电压Vl为5伏特(V)，但是也可以是其他电压。
[0017]HDDlO具备盘(磁盘)11、头(磁头)12、转轴马达(SPM) 13、致动器14、第I电源控制器(以下称为第1PWC) 15、马达驱动器IC(以下称为伺服组合或SVC) 16、头IC17、控制器
18、闪速ROM(FROM) 191、动态RAM(DRAM) 192。盘11是例如在其一个面具备数据被磁性记录的记录面的记录介质。盘11通过SPM13高速旋转。SPM13由从SVC16供给的驱动电流(或驱动电压)驱动。盘11 (更详细地，盘11的记录面)具备例如同心圆状的多个磁道。
[0018]头12与盘11的记录面对应地配置。头12安装在致动器14的前端。通过盘11高速旋转，头12在该盘11上方浮置。致动器14具有成为该致动器14的驱动源的音圈马达(VCM) 140。VCM140由从SVC16供给的驱动电流(电压)驱动。通过由VCM140驱动致动器14，头12在盘11上方在该盘11的半径方向以描绘圆弧的方式移动。
[0019]另外，HDDlO也可以具备多个盘。另外，图1所示的盘11也可以在其两个面具备记录面，与该记录面分别对应地配置头。
[0020]第1PWC15根据由主机20经由电源线33施加的电压VI，生成电压V2及V3。此夕卜，第1PWC15在后述的信号P0FF_REQ被断言的情况下停止电压V3的生成，在信号PWDIS被取消断言的情况下再开始电压V3的生成。电压V2及V3分别经由电源线151及152对SVC16(更详细地，是SVC16的第2PWC160)及DRAM192施加。本实施方式中电压V2及V3分别是5V及2.5V，但是也可以是其他电压。
[0021]进而，第1PWC15在信号PWDIS被取消断言的情况下，生成且保持表示是基于信号PffDIS的电压生成(即电源供给)的情况的状态PWDIS_STS (第I状态)。状态PWDIS_STS被通知给HDC182。
[0022]SVC16按照控制器18 (更详细地，控制器18内的HDC182)的控制，驱动SPM13和VCM140。SVC16包含第2PWC(电源控制器)160。第2PWC160根据由第1PWC15施加的电压V2，生成电压V4、V5及V6。电压V4至V6经由电源线161施加给控制器18。另外，电压V6也施加给FR0M191。电压V4用作控制器18的核心电压。电压V5用作控制器18的HDC182中内置的模拟电路例如与SATAIF线31连接的接口控制器的工作电压。接口控制器也称为物理层控制器。图2中，接口控制器省略。在本实施方式中，电压V4、V5及V6分别是IV、
1.8V及2.5V，但是也可以是其他电压。
[0023]头IC17包含头放大器，放大由头12读出的信号(即读信号)。头IC17还包含写驱动器，将通过控制器18内的R/W通道181送出的写数据变换为写电流，将该写电流向头12送出。
[0024]控制器18例如使用将多个元件集成于单个芯片的称为片上系统(system-on-a-chip, S0C)的大规模集成电路(LSI)实现。控制器18具备读/写(R/W)通道181及硬盘控制器(HDC) 182。
[0025]R/W通道181处理与读/写关联的信号。R/W通道181将读信号数字化，从该数字化的数据解码出读数据。R/W通道181还从数字化的数据提取出头12的定位所需的伺服数据。R/W通道181还对写数据进行编码。
[0026]HDC182经由主机接口总线30的至少SATAIF线31及PWDIS线32与主机20连接。HDC182接收从主机20经由SATAIF线31传送的命令(写命令、读命令等)。HDC182按照控制程序，控制主机20与DRAM192之间的数据传送及DRAM192与R/W通道181之间的数据传送。HDC182还按照控制程序控制SVC16。在本实施方式中，控制程序存储在盘11的特定的区域，在HDDlO的电源接通时，该控制程序的至少一部分被加载到DRAM192而使用。另外，控制程序也可以存储在FR0M191。
[0027]FR0M191是可改写的非易失性存储器。在本实施方式中，在闪速R0M19的存储区域的一部分，预先存储有初始程序装入程序(PL)。在电源接通序列中，通过执行该IPL，盘11中存储的控制程序的至少一部分被加载到DRAM192。电源接通序列在HDDlO的电源接通时执行。
[0028]DRAM192是可改写的易失性存储器。DRAM192提供加载控制程序的至少一部分的区域。此外，DRAM192提供用于暂时存储应该写入到盘11的数据及从盘11读出的数据的区域(即缓冲区)。进而，DRAM192在信号PWDIS被断言时，提供用于备份预定种类的信息的区域(即备份区域)。
[0029]图2是表示图1所示HDC182的典型结构的方框图。HDC182包含:CPU201_0、201_1及201_2 ;可编程中断控制器(PIC) 202_0、202_1及202_2 ;测试并置位(test-and-set，TAS)寄存器203。
[0030]CPU201_0、201_1及201_2在通常状态下，按照控制程序，并行执行预定的互不相同的处理。即CPU201_0、201_1及201_2在通常状态下，分担HDC182所请求的工作(或处理)。例如，CPU201_0作为主机CPU而工作，其进行来自主机20的命令的接收、所接收的命令的解释及主机20与DRAM192之间的数据传送的控制等。CPU201_1作为伺服CPU而工作，其通过控制SVC16而控制头12的移动及定位。CPU201_2控制基于R/W通道181进行的对盘11的数据写入及从盘11的数据读出。另外，也可以CPU(伺服CPU) 201_1也控制对盘11的数据写入及从盘11的数据读出，而CPU201_2执行其他处理。
[0031]PIC202_0、202_1 及 202_2 响应信号 PWDIS 被断言的情况，产生对 CPU201_0、201_1及 201_2 的中断。CPU201_0、201_1 及 201_2 响应来自 PIC202_0、202_1 及 202_2 的中断，使用TAS寄存器203执行测试并置位命令。通过该测试并置位命令的执行，在CPU201_0、201_1及201_2中确定应该排他性地执行处理的CPU。所确定的CPU执行例如备份处理。在本实施方式中，HDC182包含3个CPU，但是也可以包含2个CPU或者超过3个的数量的CPU。即，HDC182只要包含多个CPU即可。
[0032]接着，参照图3至5说明本实施方式的工作。图3是用于说明本实施方式中从主机20检测到主机接口总线30的挂起到HDDlO的HDC182转变为电源关断状态为止的典型工作的序列图。图4是用于说明本实施方式中从HDC182转变为电源关断状态到电源接通序列完成为止的典型工作的序列图。图5是用于说明电源接通序列的典型处理步骤的流程图。
[0033]首先，主机20设为经由主机接口总线30的SATAIF线31向HDDlO发布命令。在这样的情况下，HDDlO的控制器18内的HDC182执行来自主机20的命令。HDC182通常命令的执行的结束，向主机20返回命令完成的响应。
[0034]但是，例如由于HDC182中的某种原因，有时会产生无法由该HDC182对主机20返回命令完成的响应的状态。主机20例如在从向HDDlO发布命令起等待一定时间也未返回命令完成的响应的情况下，判断为主机接口总线30 (更详细地，是主机接口总线30的SATAIF线31)挂起。此时，在HDDlO的HDC182中，CPU201_0至202_2中负责主机20与HDC182之间的接口(通信)控制的主机CPU例如CPU201_0挂起的可能性高。
[0035]主机20若判断为主机接口总线30挂起，则断言PWDIS线32上的信号PWDIS(例如，设置为高电平“H”)(块301)。此时，继续由主机20进行的对HDDlO的电压Vl的施加。
[0036]信号PWDIS经由PWDIS线32传递给HDDlO内的第1PWC15及控制器18。这里，需要注意，第1PWC15响应信号PWDIS的断言，不进行特别的工作。传递给控制器18的信号PffDIS进而分别传递给该控制器18的HDC182内的PIC202_0至202_2。
[0037]PIC202_0至202_2将信号PWDIS作为中断请求信号，响应该信号PWDIS的断言，分别对CPU201_0至201_2产生中断。CPU201_0至201_2响应来自PIC202_0至202_2的中断，跳转到与该中断对应的特定的中断处理程序(或中断处理例程)。CPU201_0至201_2按照中断处理程序，如下执行用于确定进行备份处理的CPU(以下称为备份CPU)的备份CPU确定处理(块302)。
[0038]首先，CPU201_i (i = 0，1，2)自身若未挂起，则使用TAS寄存器203执行测试并置位命令。即CPU201」参照TAS寄存器203，判定在该TAS寄存器203中是否设定了特定的数据。TAS寄存器203用于向在该TAS寄存器203中最初设定了特定数据的CPU赋予处理权(在本实施方式中，备份处理权)。备份处理权是指取得了该备份处理权的CPU能够排他性地执行备份处理的权利。
[0039]若在TAS寄存器203中未设定特定的数据，即若TAS寄存器203未被锁定，则CPU201」判断为还未确定备份CPU。在该情况下，CPU201」为了将自身确定为备份CPU，即为了取得备份处理权，在TAS寄存器203中设定特定的数据。由此，TAS寄存器203被锁定。
[0040]相对地，若在TAS寄存器203中设定了特定的数据，即若TAS寄存器203被锁定，则CPU201」判断为其他CPU已经被确定为备份CPU。在该情况下，CPU201」放弃备份处理权的取得。
[0041]这样，设CPU201_0至201_2中的例如CPU201_2取得了备份处理权。清楚地说，CPU201_2是未挂起且最初在TAS寄存器203中设定了特定的数据的CPU。在该情况下，CPU201_2( S卩，备份CPU201_2)如下执行备份处理(块303)。另外，挂起的CPU本身不可访问TAS寄存器203。
[0042]首先，备份CPU201_2遍及一定数量的采样期间确认传递给HDC182的信号PWDIS的电平。由此，备份CPU201_2判定信号PWDIS是否真的被主机20断言。即备份CPU201_2判定信号PWDIS是否因例如噪音的影响而被误判断为被断言。
[0043]在信号PWDIS的电平遍及一定数量的采样期间为“H”的情况下，备份CPU201_2判定为信号PWDIS真的被主机20断言。在该情况下，备份CPU201_2向DRAM192的备份区域写入(即备份)预定种类的信息。预定种类的信息包含在控制器18内保持且表示该控制器18内部的各种状态的状态信息。进而，预定种类的信息包含在控制器18内保持且表示控制器18中的工作历史的时间序列日志那样的日志信息。状态信息及日志信息在错误分析中使用。即，预定种类的信息包含在错误分析中使用的信息。
[0044]备份CPU201_2若通过备份处理向DRAM192写入预定种类的信息，则在该备份处理的最后将该DRAM192设定成自刷新(self-refresh)模式。由此，写入到了 DRAM192的备份区域的信息只要对DRAM192施加电压V3，便不会从该DRAM192消失而保存在该DRAM192。另外，在DRAM192的缓冲区存储的数据也不会从该DRAM192消失而保存在该DRAM192。在DRAM192的缓冲区存储的数据包含在信号PWDIS被断言的时刻还未写入到盘11的数据(所谓脏数据)。根据本实施方式，即使主机20为了将对HDDlO内的包含控制器18的主要要素的电源供给设为无效而断言信号PWDIS，也能够在DRAM192中保存HDDlO内的脏数据、状态信息及日志信息。
[0045]进而，如果头12在盘11上方浮置，则CPU201_2执行公知的头卸载工作。即CPU201_2通过SVC16，使头12卸载(即退避)到从盘11的外周离开的称为斜坡的特定位置。由此，如以下所述，能够防止:在停止了向SVC16施加电压V2的情况下，头12因盘11的旋转的停止而与盘11接触。
[0046]备份CPU201_2在备份处理(块303)结束时，为了强制停止由第1PWC15进行的对SVC16的电压V2施加，断言信号P0FF_REQ (例如，设置为“H”)(块304)。在块304中，备份CPU201_2对TAS寄存器203进行初始化。由此，TAS寄存器203的锁定状态被解除。
[0047]若由备份CPU201_2断言信号P0FF_REQ，则尽管由主机20向该第1PWC15施加电压VI，但第1PWC15停止向SVC16的电压V2的施加(即，电源电压V2的电源的供给)(块305) ο此时，需要注意，第1PWC15不停止向DRAM192施加电压V3。这样，第1PWC15继续向DRAM192的电压V3施加(即，电源电压V3的电源供给)。
[0048]若由第1PWC15停止向SVC16施加电压V2，则SVC16的第2PWC160停止向控制器18的电压V4至V6施加及向FR0M191的电压V6施加(块306)。这等价于第1PWC15停止向控制器18的电压V4至V6施加及向FR0M191的电压V6施加。另一方面，对DRAM192的电压V3的施加如前述那样继续。
[0049]SVC16为了将向控制器18的电压V4至V6施加的停止通知给该控制器18，断言信号RESETX(例如，设置为低电平“L”)(块307)。信号RESETX被传递给HDC182。另外，块306也可以在块307后接着执行。信号RESETX为“L”的状态至少在向SVC16的电压V2的施加被停止的期间持续。
[0050]若由第2PWC160进行的向控制器18的电压V4至V6的施加停止，则该控制器18转变为电源关断状态(块308)。于是，SATAIF线31成为通用电平。
[0051 ] 主机20在断言了信号PWDIS后，若SATAIF线31成为通用电平，则判断为主机接口总线30有可能从挂起状态恢复。另外，成为信号PWDIS的断言的要因的CPU201_0也有可能从挂起状态恢复。因而，主机20为了使HDDlO的电源恢复，将信号PWDIS取消断言(例如，设置为“L”)(块401)。
[0052]若信号PWDIS被取消断言，则第1PWC15再开始对SVC16的电压V2的施加(块402)。在块402中，第1PWC15设定有效的状态PWDIS_STS。有效的状态PWDIS_STS表示响应于暂时被断言了的信号PWDIS被取消断言的情况，对SVC16的电压V2的施加(即电源供给)再开始。状态PWDIS_STS被通知给控制器18的HDC182内的CPU201_0至201_2。
[0053]若对SVC16的电压V2的施加再开始，则该SVC16的第2PWC160再开始对控制器18的电压V4至V6的施加及对FR0M191的电压V6的施加(块403)。此时，SVC16响应电压V2的施加的再开始，将信号RESETX取消断言(例如，设置为“H”)(块404)。响应该信号RESETX的取消断言，控制器18被复位。S卩，响应电压V2的施加(即，电源的供给)的开始，控制器18被电源接通复位。
[0054]如上所述，电源接通复位即使在从主机20向HDDlO施加着电压Vl的状态下，也在暂时被断言了的信号PWDIS被取消断言的情况下发生。此外，电源接通复位还在从主机20向HDDlO开始施加电压Vl的通常的电源接通的情况下发生。
[0055]若控制器18被电源接通复位，则该控制器18的HDC182内的预定CPU例如CPU201_0作为主机CPU，以图5的流程图所示的步骤，执行电源接通序列(块405)。在该电源接通序列中，CPU201_0通过控制接口控制器，将SATAIF线31设定为就绪状态。
[0056]以下，参照图5的流程图说明电源接通序列。首先，CPU201_0检查由第1PWC15通知的状态PWDIS_STS (块501)。然后，CPU201_0根据状态PWDIS_STS是否有效，判定本次的电源接通(电源接通复位)是否因信号PWDIS被取消断言而引起(块502)。有效的状态PffDIS_STS如前述，在暂时被断言了的信号PWDIS被取消断言的情况下，由第1PWC15设定。
[0057]因而，在电源接通复位状态下状态PWDIS_STS为有效的情况下，CPU201_0判定为本次的电源接通复位状态因暂时被断言了的信号PWDIS被取消断言而引起(块502的是)。在该情况下，CPU201_0执行与因信号PWDIS被取消断言而引起的电源接通相伴的HDD初始化处理(块503)。通过该HDD初始化处理，HDDlO内的要素组被初始化。要素组包含R/W通道181内的寄存器组。但是，DRAM192从块503中的初始化的对象中排除。由此，能够防止备份处理(图3的块303)中在DRAM192的备份区域备份的信息丢失。另外，也能够防止在DRAM192的缓冲区存储的数据(即，包含脏数据的数据)丢失。
[0058]相对于此，在电源接通复位状态下状态PWDIS_STS不是有效的情况下，CPU201_0判定为本次的电源接通复位状态是因从主机20向HDDlO开始施加电压Vl的通常的电源接通而引起(块502的否)。在该情况下，CPU201_0执行与通常的电源接通相伴的HDD初始化处理(块504)。通过该块504中的HDD初始化处理，包含DRAM192的HDDlO内的要素组被初始化。
[0059]若块503执行结束，则CPU201_0将在DRAM192的备份区域备份的信息经由R/W通道181及头IC17写入到盘11 (块505)。在块505中，CPU201_0将在DRAM192的缓冲区存储的脏数据也写入到盘11。即根据本实施方式，即使信号PWDIS被断言，通过继续向DRAM192施加电压V3，能够防止脏数据丢失。因此，在响应信号PWDIS被断言而执行的电源接通序列中，能够用脏数据更新盘11内的未更新的数据。另外，由于能够防止脏数据丢失，所以主机20不必调查某脏数据是否丢失就能够再开始对HDDlO的访问。
[0060]写入到盘11的备份信息包含在信号PWDIS被断言的时刻表示控制器18内部的各种状态的状态信息及表示控制器18中的工作的历史的时间序列日志信息。因此，基于写入到盘11的备份信息，可以分析SATAIF线31的挂起的要因。
[0061]若块505执行结束，则CPU201_0前进到块506。相对于此，在块504执行结束的情况下，CPU201_0跳过块505而前进到块506。在块506中，CPU201_0通过控制接口控制器，将SATAIF线31设定为就绪状态。SATAIF线31的就绪状态是指在HDDlO (更详细地，HDDlO的HDC182)与主机20之间可通信的状态。由此，若是经由块503将SATAIF线31设定为就绪状态的情况，则SATAIF线31从挂起状态解除。
[0062]在上述实施方式中，第2PWC160设置在SVC16内。但是，第2PWC160也可以设置在SVC16的外部。更清楚地说，第1PWC15及第2PWC160的组合提供逻辑上单个的PWC。另外，HDDlO也可以取代第1PWC15及第2PWC160而具备包含第1PWC15及第2PWC160的功能的单个PWC。在该情况下，单个PWC也可以从经由主机接口总线30的电源线33施加的电压Vl生成电压V4至V6。
[0063]在上述实施方式中，使用SATA总线作为主机接口总线30。但是，只要是应用电源无效信号的接口总线，也可以使用SATA express总线、SAS总线、SAS express总线或者PCI (peripheral component interconnect，外围设备互连)express 总线这样的接口总线作为主机接口总线30。
[0064]在上述实施方式中，使用HDD (磁盘装置)作为存储装置。但是，也可以取代HDD，使用固态器件(SSD)这样的HDD以外的存储装置。公知，SSD是具有NAND闪速存储器的集合作为记录介质(非易失性的存储介质)的存储装置。
[0065]根据以上说明的至少一个实施方式，在电源无效信号被断言的情况下，即使存储装置内的存储控制器挂起，也可以在该存储装置中适合地执行处理。
[0066]虽然说明了本发明的几个实施方式，但是这些实施方式只是作为例子呈现的，而不是要限定发明的范围。这些新实施方式可以其他各种形态实施，在不脱离发明的主旨的范围，可以进行各种省略、置换、变更。这些实施方式及其变形包含于发明的范围和/或主旨，并且也包含于权利要求的范围记载的发明及其均等的范围。
【主权项】
1.一种存储装置，其经由包含电源无效信号线的接口总线与主机装置连接，该存储装置包括: 记录介质；以及 存储控制器，其控制对上述记录介质的访问及与上述主机装置的通信； 其中上述存储控制器具备多个CPU，上述多个CPU基于经由上述电源无效信号线供给的电源无效信号执行中断处理，上述中断处理包含确定排他地执行备份处理的备份CPU。2.权利要求1所述的存储装置，还包括: 易失性的存储器； 其中被确定作为上述备份CPU的上述多个CPU的一个在上述电源无效信号被断言的期间执行上述备份处理，上述备份处理包含将在上述存储控制器中保存的能够用于错误分析的信息备份于上述存储器。3.权利要求2所述的存储装置，还包括: 对上述存储器供给电源的电源控制器； 其中上述电源控制器在上述电源无效信号被断言的期间对上述存储器供给电源。4.权利要求3所述的存储装置，其中， 上述电源控制器也对上述存储控制器供给电源； 上述多个CPU的上述一个在上述备份处理完成了的情况下，对上述电源控制器请求停止向上述存储控制器的电源供给； 上述电源控制器根据上述请求，停止向上述存储控制器的电源供给。5.权利要求4所述的存储装置，其中， 上述电源控制器在上述电源无效信号被取消断言了的情况下，再开始向上述存储控制器的电源供给； 上述多个CPU包含在向上述存储控制器的电源供给开始后执行电源接通序列的第1CPU，上述电源接通序列包含用于将上述存储装置初始化的初始化处理。6.权利要求5所述的存储装置，其中， 上述电源控制器响应向上述存储控制器的电源供给的再开始，对上述存储控制器通知状态； 在通知了上述状态的情况下，上述存储器排除于上述初始化之外。7.权利要求3所述的存储装置，其中， 上述存储器包含用于暂时存储应该写入于上述记录介质的数据及从上述记录介质读出的数据的缓冲区。8.权利要求2所述的存储装置，其中， 上述能够用于错误分析的信息包含表示上述存储控制器内的状态的状态信息及表示上述存储控制器中的工作的历史的日志信息。9.权利要求1所述的存储装置，其中， 上述存储控制器还具备寄存器； 上述多个CPU在上述中断处理中访问上述寄存器； 上述多个CPU的一个在能够访问上述寄存器的情况下，判定为自身被确定作为上述备份CPU，且锁定上述寄存器。10.权利要求1所述的存储装置，还包括: 多个中断控制器，其基于上述电源无效信号，分别产生对上述多个CPU的中断。11.一种存储装置，其经由包含电源无效信号线的接口总线与主机装置连接，该存储装置包括: 记录介质；以及 存储控制器，其控制对上述记录介质的访问及与上述主机装置的通信； 其中上述存储控制器具备多个CPU，上述多个CPU基于经由上述电源无效信号线供给的电源无效信号，从上述多个CPU中确定在上述电源无效信号被断言的期间排他地执行处理的CPU。12.一种用于在经由包含电源无效信号线的接口总线与主机装置连接的存储装置中利用经由上述电源无效信号线供给的电源无效信号的方法，上述存储装置具备控制对记录介质的访问及与上述主机装置的通信的存储控制器，上述存储控制器具备多个CPU，上述方法包括: 基于上述电源无效信号，对上述多个CPU分别产生中断； 响应上述中断，由上述多个CPU执行中断处理，上述中断处理包含确定排他地执行备份处理的备份CPU。13.权利要求12所述的方法，其中， 上述存储装置还具备易失性的存储器； 上述备份处理由被确定作为上述备份CPU的上述多个CPU的一个在上述电源无效信号被断言的期间执行，上述备份处理包含将在上述存储控制器中保存的能够用于错误分析的信息备份于上述存储器。14.权利要求13所述的方法，其中， 上述存储装置还具备对上述存储器供给电源的电源控制器，上述电源控制器在上述电源无效信号被断言的期间对上述存储器供给电源。15.权利要求14所述的方法，其中， 上述电源控制器也对上述存储控制器供给电源； 上述方法还包括: 在上述备份处理完成了的情况下，从上述多个CPU的上述一个对上述电源控制器请求停止向上述存储控制器的电源供给；以及 根据上述请求，停止由上述电源控制器进行的向上述存储控制器的电源供给。16.权利要求15所述的方法，还包括: 在上述电源无效信号被取消断言了的情况下，再开始由上述电源控制器进行的向上述存储控制器的电源供给； 其中上述多个CPU包含在向上述存储控制器的电源供给开始后执行电源接通序列的第1CPU，上述电源接通序列包含用于将上述存储装置初始化的初始化处理。17.权利要求16所述的方法，还包括: 响应向上述存储控制器的电源供给的再开始，从上述电源控制器对上述存储控制器通知状态； 其中在通知了上述状态的情况下，上述存储器排除于上述初始化之外。18.权利要求14所述的方法，其中， 上述存储器包含用于暂时存储应该写入于上述记录介质的数据及从上述记录介质读出的数据的缓冲区。19.权利要求13所述的方法，其中， 上述能够用于错误分析的信息包含表示上述存储控制器内的状态的状态信息及表示上述存储控制器中的工作的历史的日志信息。20.权利要求12所述的方法，其中， 上述存储控制器还具备寄存器； 上述中断处理包括: 由上述多个CPU访问上述寄存器； 上述多个CPU的一个在能够访问上述寄存器的情况下，判定为上述多个CPU的上述一个被确定作为上述备份CPU ;以及 由上述多个CPU的上述一个锁定上述寄存器。
【文档编号】G06F3/06GK105988726SQ201510082416
【公开日】2016年10月5日
【申请日】2015年2月15日
【发明人】国重伸治
【申请人】株式会社东芝