一种基于fpga控制的新型多路高速dac同步电路的制作方法

文档序号:9974448阅读:1164来源:国知局
一种基于fpga控制的新型多路高速dac同步电路的制作方法
【技术领域】
[0001]本实用新型属于雷达射频仿真技术领域,尤其涉及一种多路高速DAC同步电路。
【背景技术】
[0002]随着现在芯片加工工艺的提高,高速DAC芯片的输出频率越来越高,可直接输出上GHz的射频信号,使得在一些频段软件无线电可直接输出射频信号。
[0003]在现代通信、雷达、声纳等领域都需要处理各种数字信号,因为数字信号相比模拟信号具有稳定性好、精度高、快速处理等优点,在许多情况下,如现代的雷达系统中,雷达回波中包含距离、多普勒频率和角度等信息,需要将雷达回波采集并存储下来再进行处理后通过高速DAC输出,从而模拟所需要的目标信息。
[0004]在相控阵雷达、合成孔径雷达、分布式雷达等系统,由于不断发射连续波信号(发射信号带宽大,脉冲重复频率高),通过目标后产生大量带有目标信息的回波信号,要模拟这些信号就需要多路高速DAC同时输出来完成目标的模拟。而现有技术中,多路高速DAC之间的快速同步所需要的时间长,同步精度不高,因此,多路高速DAC之间的快速同步与高精度就成了相当棘手的问题。
【实用新型内容】
[0005]本实用新型的目的在于:为了解决现有技术中多路高速DAC之间的快速同步所需时间长和同步精度不高的问题,提供了一种基于FPGA控制的新型多路高速DAC同步电路,它能够很好地解决以上问题,实现了多路高速DAC的快速同步和高精度同步。
[0006]本实用新型采用的技术方案如下:
[0007]一种基于FPGA控制的新型多路高速DAC同步电路,包括时钟发生器和至少一个高速DAC,每个高速DAC通过数模时钟通道和同步时钟通道连接于时钟发生器;时钟发生器连接有FPGA,FPGA包括距离方位控制关系算法模块、多相调制模块、锁相环和与锁相环相连的源同步LVDS接口 ;FPGA的源同步LVDS接口通过至少一组LVDS通道分别连接于一个高速DAC,具体的,每一组LVDS通道包括数据时钟通道、频闪输入通道、数字信号广播和载波检测通道,数据时钟通道、频闪输入通道、数字信号广播和载波检测通道连接有同一个延时模块,并通过该延时模块连接于一个高速DAC,且每一个通道输出相位对齐。
[0008]进一步的,锁相环为PLL或DLL。
[0009]进一步的,高速DAC 采用 AD9129 RF DAC。
[0010]进一步的,每个DAC的同步时钟通道、数据时钟通道、频闪输入通道、数字信号广播和载波检测通道以其数模时钟通道作为相位参考信号通道。
[0011]进一步的,时钟发生器采用高速时钟发生器。
[0012]进一步的,时钟发生器连接有用于降频的时钟分频器。
[0013]综上所述,由于采用了上述技术方案,与现有技术相比,本实用新型的有益效果是:
[0014]本实用新型将多个高速DAC通过数模时钟通道和同步时钟通道连接于时钟发生器,再将时钟发生器连接于FPGA,FPGA设有源同步LVDS接口,源同步LVDS接口连接于锁相环,源同步LVDS接口通过数据时钟通道、频闪输入通道、数字信号广播和载波检测通道将FPGA连接于同一个延时模块,源同步LVDS接口再通过该延时模块连接于高速DAC,通过上述结构的改进后,相比于现有技术,本实用新型优化了结构,采用FPGA为核心的设计架构,每个DAC的同步时钟通道、数据时钟通道、频闪输入通道、数字信号广播和载波检测通道就能以其数模时钟通道作为相位参考信号通道,以FPGA完成移相算法的处理;多相调制时,FPGA的到达角Θ首先进行相位差的计算,得到相位差Φ ;同时,FPGA的数字中频彳目号产生模块生成复信号,该复信号与相位差Φ被送入多相调制模块即可进行无模糊相位调制,该复信号经过多相调制模块的无模糊相位调制后再传送给高速DAC进行数模变换多通道移相,通过FPGA的高精度、实时运算、相位控制以及数据加载等处理,最后就可实现多路高速DAC的快速同步和高精度同步。
【附图说明】
[0015]本实用新型将通过例子并参照附图的方式说明,其中:
[0016]图1本实用新型的多路高速DAC同步图;
[0017]图2本实用新型的两路高速DAC同步信号简化图;
[0018]图3本实用新型的多通道移相信号生成示意图;
[0019]图4本实用新型的多相调制实现框图。
【具体实施方式】
[0020]本说明书中公开的所有特征,或公开的所有方法或过程中的步骤,除了互相排斥的特征和/或步骤以外,均可以以任何方式组合。
[0021]下面结合图1~图4对本实用新型作详细说明。
[0022]实施例1
[0023]参见图1,一种基于FPGA控制的新型多路高速DAC同步电路,包括时钟发生器(Clock Generator)和5个高速DAC (DAC1~5),本实施例中,时钟发生器采用高速时钟发生器,高速时钟发生器通过时钟分配芯片分为多路时钟分别提供给每个高速DAC,每个高速DAC 上设有 DACCLKP/N 引脚、SYNCP/N 引脚以及 DATACLKP/N 引脚、ISTRP/N 引脚、DAB [ 15:0]P/N引脚、DCD[15:0]Ρ/Ν引脚等同时,时钟分配芯片分配的高速时钟信号还提供给另一个时钟分频器;高速DAC采用AD9129 RF DAC,AD9129 RF DAC的特性和优势:更新速率快、功耗低;每个高速DAC的DACCLKP/N引脚和SYNCP/N引脚分别通过数模时钟通道(DACCLKP/N)和同步时钟通道(SYNCP/N)连接于时钟发生器的输出端(OUTPUTS);时钟发生器通过时钟分频器分频后连接有FPGA,具体的,时钟发生器连接于FPGA的专用时钟输入引脚;而FPGA设有多个模块,包括10_Delay模块、距离方位控制关系算法模块、多相调制模块、锁相环和与锁相环相连的源同步LVDS接口等,而该锁相环采用的是PLL锁相环;FPGA的源同步LVDS接口通过5组LVDS通道分别连接于一个高速DAC,具体的,每一组LVDS通道包括数据时钟通道(DATACLKP/N)、频闪输入通道(ISTRP/N)、数字信号广播和载波检测通道(DAB[15:0]P/N、DCD[15:0]Ρ/Ν),数据时钟通道(DATACLKP/N)、频闪输入通道(ISTRP/N)、数字信号广播和载波检测通道(DAB[15:0]P/N、DCD[15:0]Ρ/Ν)连接有同一个延时模块(Delay,如
Delayl, Delay2......Delay5),并通过该延时模块连接于一个高速DAC上对应的引脚,具体的,数据时钟通道(DATACLKP/N)对应DATACLKP/N引脚、频闪输入通道(ISTRP/N)对应13丁1^/^引脚、数字信号广播和载波检测通道(048[15:0]P/N、DCD[15:0]P/NMt&DAB[15:O]P/N引脚和DCD [15:0]P/N引脚,而数模时钟通道(DACCLKP/N)对应DACCLKP/N引脚,同步时钟通道(SYNCP/N)对应SYNCP/N引脚,使得每一个通道(即数据时钟通道、频闪输入通道、数字信号广播和载波检测通道)输出相位对齐。其中,多相调制模块包括数字延时移相0、复数乘法器Φ,复数乘法器2 Φ,复数乘法器3 Φ和复数乘法器4 Φ。
[0024]上述方案中,每个DAC的同步时钟通道(SYNCP/N)、数据时钟通道(DATACLKP/N)、频闪输入通道(ISTRP/N)、数字信号
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