半导体装置的制作方法

1.本技术(根据本公开的技术)涉及半导体装置，并且特别地涉及通过应用于使用存储器单元阵列部作为积和计算电路的半导体装置而有效的技术。


背景技术：

2.在同一衬底上包括n沟道导电金属氧化物半导体场效应晶体管(mosfet)(在下文中，称为n型mosfet)和p沟道导电mosfet(在下文中，称为p型mosfet)的互补mos(cmos)电路具有低功耗、易于小型化和高度集成、并且可以高速操作，因此被广泛地用作许多lsi构成装置。特别地，具有与模拟电路和存储器一起安装在一个芯片上的多个功能的lsi被商业化为片上系统(soc)。
3.这里，从与cmos的工艺亲和性的观点来看，作为易失性存储器之一的静态随机存取存储器(sram)以较少的工艺添加而混合在许多片上系统中。
4.sram作为高速缓冲存储器与中央处理单元(cpu)组合执行运算处理，但是在存储器和cpu之间存在延迟和功耗的问题。近年来，神经网络电路作为用于图像或图案的认证的应用已经投入实际使用。通过使用存储器阵列用于神经网络电路的积和计算，可以期望解决诺依曼型计算的问题，即存储器和cpu之间的延迟和功耗。
5.专利文献1公开了一种积和计算装置，其包括积和计算电路，在该积和计算电路中，以矩阵形式布置多个突触，在突触中，非易失性可变电阻元件和固定电阻元件串联连接。
6.引文列表
7.专利文献
8.专利文献1：日本专利申请公开号2019-179499
9.专利文献2：日本专利申请公开号2004-335535a
10.专利文献3：日本专利申请公开号2011-035398


技术实现要素：

11.本发明要解决的问题
12.顺便提及，作为积和计算的示例，例如，根据使用电阻(r)作为负载数据、使用电压(v)作为输入、并将乘积(v
×
1/r)＝i电流(电荷量)相加的方法来执行积和计算。作为存储器，可以应用sram，但是需要使用sram作为与负载数据相对应的电阻器。
13.作为使用sram和电阻器的方法，fet可以连接到具有普通六晶体管配置(六个mosfet)的sram单元，并且连接的fet的沟道可以用作电阻器。一种其中多个fet连接到具有六晶体管配置的sram单元的电路被用作能够执行并行读取和同时写入/读取的多端口sram。
14.在专利文献2中，两个fet连接到具有六晶体管配置的sram单元，并且在专利文献3中，四个fet连接到具有六晶体管配置的sram单元，并且通过多个字线和位线执行并行读取
和同时写入/读取。在任何电路配置中，都需要100μa电平的单元电流来增加速度。
15.在将具有例如上述100μa电平的单元电流(icell)的沟道电阻的mosfet用作积和计算中的电阻(r)的情况下，通过v/icell获得大约1k至100kω(千欧姆)的沟道电阻(其中，v被假定为大约0.5v至3v)。例如，在将积和计算中的电阻(r)和输入电压(v)的乘积(v
×
1/r)＝i电流(电荷量)作为信号输出的情况下，将该信号作为存储在负载电容中的电荷量输出。在这种情况下，响应速度作为大约cr的时间常数(t)输出，并且假设单元阵列的负载电容为例如大约100ff，则在r＝10kω处获得t＝1ns。在随后的电路中，例如da转换器中，难以处理大约1ns的响应速度的变化，并且需要大约gω(千兆欧姆)的电阻来将响应速度控制到可以由电路处理的水平，例如，控制到大约1μs。
16.此外，在作为求和线的树突线充电以多位(例如1024)的积和电荷的情况下，低电阻状态(lrs)需要充分大于树突线，并且例如需要1mω(兆欧)或更大的电阻。
17.然而，为了用mosfet实现这种电阻，需要将沟道宽度(w)设置为1/1000或将沟道长度(l)设置为1000倍，并且存储器单元的占用面积大大增加，因此增加了制造成本。
18.本技术的目的是提供一种能够在保持存储器单元的小面积的同时以高功率效率执行积和计算的半导体装置。
19.问题的解决方案
20.(1)根据本技术的一方面，提供了一种包括存储器单元阵列的半导体装置，在该存储器单元阵列中，多个存储器单元以矩阵布置。接着，多个存储器单元中的每个存储器单元包括：触发器电路，该触发器电路包括两个反相器电路，在每个反相器电路中负载场效应晶体管和驱动场效应晶体管串联连接，所述两个反相器电路的输入部分和输出部分彼此交叉连结；两个传输场效应晶体管，每个传输场效应晶体管具有连接到字线的栅电极，以及一对第一和第二主电极区，所述第一主电极区分别连接到所述两个反相器电路的输出部分；以及两个电阻元件，其一个端侧分别连接到所述两个传输场效应晶体管的第二主电极区，并且其另一个端侧分别连接到位线(bit line)和位线拔(bit line bar)。
21.(2)根据本技术的另一方面，提供了一种包括存储器单元阵列的半导体装置，在该存储器单元阵列中多个存储器单元以矩阵形式排列。接着，多个存储器单元中的每个存储器单元包括：触发器电路，该触发器电路包括两个反相器电路，在每个反相器电路中负载场效应晶体管和第一驱动场效应晶体管串联连接，所述两个反相器电路的输入部分和输出部分彼此交叉连结；两个第一传输场效应晶体管，每个第一传输场效应晶体管具有连接到字线的栅电极，以及一对第一和第二主电极区，所述第一主电极区分别连接至所述两个反相器电路的输出部分，并且所述第二主电极区分别连接至位线及位线拔；两个第二驱动场效应晶体管，每个第二驱动场效应晶体管具有栅电极、以及一对第一和第二主电极区，所述栅电极分别连接到所述两个反相器电路的输入部分，所述第一主电极区彼此连接；两个第二传输场效应晶体管，每个具有连接至该字线的栅电极，以及一对第一和第二主电极区，所述第一主电极区分别连接到所述两个第二驱动场效应晶体管的第二主电极区；以及两个电阻元件，其一个端侧分别连接到所述两个第二传输场效应晶体管的第二主电极区，并且其另一个端侧分别连接到树突线(dendrite line)和树突线拔(dendrite line bar)。
22.(3)根据本技术的又一方面，提供了一种包括存储器单元阵列的半导体装置，在该存储器单元阵列中多个存储器单元以矩阵形式排列。接着，多个存储器单元中的每个存储
器单元包括：触发器电路，该触发器电路包括两个反相器电路，在每个反相器电路中负载场效应晶体管和第一驱动场效应晶体管串联连接，所述两个反相器电路的输入部分和输出部分彼此交叉连结；第一传输场效应晶体管，具有连接至字线的栅电极，以及一对第一和第二主电极区，所述第一主电极区连接至所述两个反相器电路中的另一个反相器电路的输出部分，并且该第二主电极区连接至位线拔；两个第二驱动场效应晶体管，每个第二驱动场效应晶体管具有栅电极、以及一对第一和第二主电极区，所述栅电极分别连接到所述两个反相器电路的输入部分，所述第一主电极区彼此连接；两个第二传输场效应晶体管，每个具有连接至轴突线的栅电极，以及一对第一和第二主电极区，该第一主电极区分别连接到该两个第二驱动场效应晶体管的第二主电极区；以及两个电阻元件，其一个端侧分别连接到所述两个第二传输场效应晶体管的第二主电极区，并且其另一个端侧分别连接到树突线和树突线拔。
23.(4)根据本技术的又一方面，提供了一种包括存储器单元阵列的半导体装置，在该存储器单元阵列中多个存储器单元以矩阵形式排列。接着，多个存储器单元的每个存储器单元包括：触发器电路，该触发器电路包括两个反相器电路，在所述两个反相器电路中负载场效应晶体管和第一驱动场效应晶体管串联连接，所述两个反相器电路的输入部分和输出部分彼此交叉连结；两个第一传输场效应晶体管，每个第一传输场效应晶体管具有连接到字线的栅电极，以及一对第一和第二主电极区，所述第一主电极区分别连接到所述两个反相器电路的输出部分，并且所述第二主电极区分别连接到位线和位线拔；两个第二驱动隧道场效应晶体管，每个第二驱动隧道场效应晶体管具有栅电极、以及一对n型第一主电极区和p型第二主电极区，所述栅电极分别连接到所述两个反相器电路的输入部分，所述n型第一主电极区连接到轴突线；以及两个第二传输隧道场效应晶体管，每个第二传输隧道场效应晶体管具有连接到所述字线的栅电极，以及一对n型第一主电极区和p型第二主电极区，所述p型第二主电极区分别连接到所述两个第二驱动隧道场效应晶体管的p型第二主电极区，并且所述n型第一主电极区分别连接到树突线和树突线拔。
附图说明
24.图1是示出根据本技术的第一实施例的半导体装置的存储器单元阵列部的示意性配置的图。
25.图2是图1中的存储器单元的等效电路图。
26.图3是示出图1中的存储器单元的平面图案的示意性平面图。
27.图4a是示出沿图3中的线a3-a3所取的截面结构的示意截面图。
28.图4b为示出沿图3中的线b3-b3所取的截面结构的示意截面图。
29.图5是示出根据本技术的第二实施例的半导体装置的存储器单元阵列部的示意性配置的图。
30.图6是图5中的存储器单元的等效电路图。
31.图7是示出根据本技术的第三实施例的半导体装置的存储器单元阵列部的示意性配置的图。
32.图8是图7中的存储器单元的等效电路图。
33.图9是示出根据本技术的第四实施例的半导体装置的存储器单元阵列部的示意性
配置的图。
34.图10是图9中的存储器单元的等效电路图。
35.图11是示出根据第四实施例的存储器单元的修改实例的传输电路图。
36.图12是示出根据第四实施例的存储器单元的修改实例的传输电路图。
具体实施方式
37.在下文中，将参考附图详细描述本技术的实施例。
38.注意，在用于描述本技术的实施例的所有附图中，具有相同功能的组件由相同的附图标记表示，并且将省略其重复描述。
39.此外，各图是示意性的，并且可以与实际的图不同。此外，以下实施例例示了用于实现本技术的技术思想的装置或方法，并且不指定如下配置。即，在权利要求书中描述的技术范围内，各种修改可以应用于本技术的技术思想。
40.此外，在以下实施例中，在空间中彼此正交的三个方向上，在同一平面中彼此正交的第一方向和第二方向分别被定义为x方向和y方向，并且与第一方向和第二方向正交的第三方向被定义为z方向。在以下实施例中，将半导体层(半导体衬底)的厚度方向描述为z方向。
41.[第一实施方式]
[0042]
在第一实施例中，将描述包括六个场效应晶体管和两个电阻元件的sram型存储器单元。
[0043]
《存储器单元阵列部的配置》
[0044]
根据本技术的第一实施例的半导体装置1包括图1中所示的存储器单元阵列部2。如图1所示，在存储器单元阵列部2中，多个存储器单元3在包括x方向和y方向的二维平面上以矩阵排列。此外，在存储器单元阵列部2中，对于y方向上配置的存储器单元3，分别配置在x方向上延伸的字线wl。此外，在存储器单元阵列部2中，对于x方向的存储器单元3，分别配置在y方向延伸的互补位线(位线bl1、位线拔bl2(bl-))。接着，多个存储器单元3中的每个存储器单元3设置在对应字线wl和互补位(bl1和bl2)之间的交叉处。
[0045]
这里，在积和计算处理(神经网络中的推理)期间，存储器单元阵列部2用作积和计算电路，字线wl用作轴突(axon)，位线bl1和位线拔bl2用作树突(dendrite)和树突拔(dendrite bar)(树突-)。
[0046]
《存储器单元的配置》
[0047]
如图2所示，多个存储器单元3中的每一个包含触发器电路5、两个传输场效应晶体管(传输门晶体管)qt1及qt2，及两个电阻元件6a及6b。
[0048]
触发器电路5包括两个反相器电路4a和4b，并且具有两个反相器电路4a和4b的输入部分4a1和4b1以及输出部分(存储节点部分)4a2和4b2交替交叉连结的配置。
[0049]
两个反相器电路4a和4b中的一个反相器电路4a具有其中负载场效应晶体管(上拉晶体管)qp1和驱动场效应晶体管(下拉晶体管)qd1串联连接的配置。另一个反相器电路4b具有其中负载场效应晶体管qp2和驱动场效应晶体管qd2串联连接的配置。
[0050]
两个负载场效应晶体管qp1和qp2、两个驱动场效应晶体管qd1和qd2、以及两个传输场效应晶体管qt1和qt2各自具有栅极绝缘膜、栅电极(控制电极)、以及用作源极区和漏极区
的一对第一主电极区和第二主电极区，并且第一主电极区和第二主电极区之间的电导通由输入到栅电极的栅极信号控制。虽然场效应晶体管qp1、qp2、qd1、qd2、qt1和qt2不限于此，但是，例如，场效应晶体管qp1、qp2、qd1和qd2由其中栅极绝缘膜是氧化硅(sio2)膜的mosfet配置。此外，作为场效应晶体管qp1、qp2、qd1、qd2、qt1和qt2，可以使用金属绝缘体半导体fet(misfet)，其中栅极绝缘膜是氮化硅(si3n4)膜或例如氮化硅膜和氧化硅膜的叠层膜。在下文中，负载场效应晶体管可以被简称为负载fet，驱动场效应晶体管可以被简称为驱动fet，并且传输场效应晶体管可以被简称为传输fet。
[0051]
两个负载fet qp1和qp2由p沟道导电类型mosfet配置。另一方面，两个驱动fet qd1和qd2以及两个传输fet qt1和qt2由n沟道导电类型mosftet配置。即，存储器单元3包括cmos电路。
[0052]
如图2所示，在一个反相器电路4a中，负载fet qp1和驱动fet qd1的栅电极彼此电连接以配置输入部分4a1。此外，负载fet qp1和驱动fet qd1的各自第一主电极区(漏极区)彼此电连接以配置输出部分4a2。此外，驱动fet qd1的第二主电极区(源极区)电连接到施加有作为第一基准电位的vss电位(例如，0v)的地线28c1(参考图3)。此外，负载fet qp1的第二主电极区(源极区)电连接到施加有比作为第一基准电位的vss电位高的作为第二基准电位的vdd电位(例如，0.5v至1.2v)的电源线28d(参考图3)。
[0053]
如图2所示，在另一个反相器电路4b中，负载fet qp2及驱动fet qd2的栅电极彼此电连接以配置输入部分4b1。负载fet qp2和驱动fet qd2的第一主电极区(漏极区)彼此电连接以配置输出部分4b2。接着，驱动fet qd2的第二主电极区(源极区)也电连接到类似于驱动fet qd1而被施加vss电位的地线28c2(参考图3)，并且负载fet qp2的第二主电极区(源极区)也电连接到类似于负载fet qp1而被施加vdd电位的电源线18d(参考图3)。
[0054]
如图2所示，在两个反相器电路4a和4b中，一个反相器电路4a的输出部分4a2电连接到另一个反相器电路4b的输入部分4b1。即，配置一个反相器电路4a的负载fet qp1和驱动fet qd1中的每一个的第一主电极区(漏极区)电连接到配置另一个反相器电路4b的负载fet qp2和驱动fet qd2中的每一个的栅电极。
[0055]
此外，另一个反相器电路4b的输出部分4b2电连接到一个反相器电路4a的输入部分4a1。即，配置另一个反相器电路4b的负载fet qp2和驱动fet qd2中的每一个的第一主电极区(漏极区)电连接到配置一个反相器电路4a的负载fet qp1和驱动fet qd1中的每一个的栅电极。
[0056]
注意，两个反相器电路4a和4b的各自输出部分4a2和4b2配置存储器单元3的存储节点部分。
[0057]
在两个传输fet qt1和qt2中，在一个传输fet qt1中，栅电极电连接到字线wl，并且成对的第一和第二主电极区中的第一主电极区电连接到一个反相器电路4a的输出部分4a2。在另一个传输fet qt2中，栅电极电连接到字线wl，并且成对的第一和第二主电极区中的第一主电极区电连接到另一个反相器电路4b的输出部分4b2。
[0058]
如图2所示，在两个电阻元件6a和6b中，一个电阻元件6a具有电连接到一个传输fet qt1的第二主电极区的一个端侧和电连接到位线bl1的另一个端侧。在另一个电阻元件6b中，一个端侧与另一个传输fet qt2的第二主电极区电连接，另一个端侧与位线拔bl2电连接。
[0059]
《存储器单元的具体结构》
[0060]
接下来，将参考图3、4a和4b详细描述存储器单元3的具体配置。
[0061]
《fft的结构》
[0062]
在一个反相器电路4a中，如图3和4a所示，负载fet qp1被配置在与半导体层10的主表面上的隔离区11所分隔的有源区中的n型半导体区相对应的n型阱区12a中。隔离区11例如由通过形成从半导体层10的主表面沿深度方向延伸的凹槽并选择性地将绝缘膜掩埋在凹槽中而构造的浅沟槽隔离(sti)结构来配置，但不限于此。
[0063]
负载fet qp1主要包括设置在半导体层10的主表面上的栅极绝缘膜15、设置在栅极绝缘膜15上的栅电极16p、以及设置在半导体层10中以在沟道长度方向上彼此分离的一对第一主电极区17p1和第二主电极区17p2(其中在栅电极16p正下方的沟道形成区插入其间)并且用作源极区和漏极区。在n型阱区12a中设置成对的第一和第二主电极区17p1和17p2。
[0064]
在反相器电路4a中，如图3和4b所示，驱动fet qd1被配置在来自半导体层10的主表面上由隔离区11分隔的有源区中的p型半导体区的p型阱区12b中。驱动fet qd1主要包括设置在半导体层10的主表面上的栅极绝缘膜15、设置在栅极绝缘膜15上的栅电极16d、以及设置在半导体层10中以在沟道长度方向上彼此分开的一对第一主电极区17d1和第二主电极区17d2(其中在栅电极16d正下方的沟道形成区插入其间)并用作源极区和漏极区。在p型阱区12b中设置成对的第一主电极区17d1和第二主电极区17d2。
[0065]
如图3和4b所示，一个传输fet qt1配置在由半导体层10的主表面上的隔离区11限定的有源区中的p型阱区12b中。一个传输fet qt1主要包括设置在半导体层10的主表面上的栅极绝缘膜15、设置在栅极绝缘膜15上的栅电极16t、以及设置在半导体层10中以在沟道长度方向上彼此分开的一对第一主电极区17t1和第二主电极区17t2(其中栅电极16t正下方的沟道形成区插入其间)并用作源极区和漏极区。在p型阱区12b中设置成对的第一和第二主电极区17t1和17t2。传输fet qt1和驱动fet qd1具有其中使各自第一主电极区17t1和17d1共用(共享)的结构。
[0066]
半导体层10例如由包含单晶硅的p型半导体衬底配置。栅极绝缘膜15例如由氧化硅(sio2)膜配置。栅电极16p、16d和16t例如由复合膜配置，在该复合膜中，硅化物膜层叠在引入了用于降低电阻值的杂质的多晶硅膜上。
[0067]
成对的第一和第二主电极区17p1和17p2包括例如包括p型半导体区的延伸区、包括具有比延伸区的杂质浓度高的杂质浓度的p型半导体区的接触区、以及设置在接触区上的硅化物膜。成对的第一主电极区17d1和第二主电极区17d2以及成对的第一主电极区17t1和第二主电极区15t2包括例如包括n型半导体区的延伸区、包括杂质浓度比延伸区的杂质浓度高的n型半导体区的接触区、以及设置在接触区上的硅化物膜。
[0068]
如图4a和4b所示，负载fet qp1、驱动fet qd1和传输fet qt1中的每一个被设置在半导体层10上的层间绝缘膜21覆盖。
[0069]
在另一个反相器电路4b中，传输fet qt2具有与上述传输fet qt1的配置类似的配置，而驱动fet qd2具有与上述驱动fet qd1的配置类似的配置。接着，另一个传输fet qt2具有与上述传输fet qt1类似的配置。因此，将省略对负载fet qt2、驱动fet qd2和传输fet qt2的具体配置的描述。
[0070]
此外，负载fet qp1和qp2、驱动fet qd1和qd2以及传输fet qt1和qt2中的每一个由例如轻掺杂漏(ldd)结构和自对准硅化物(salicide)结构配置，但是也将省略其具体配置的描述。
[0071]
注意，负载fet qp2、驱动fet qd2和传输fet q2也被层间绝缘膜21覆盖。
[0072]
《电阻元件的配置》
[0073]
如图4(b)所示，在设置于层间绝缘膜21上的层间绝缘膜24中埋入一个电阻元件6a。电阻元件6a例如具有从半导体层10侧依次层叠一个端侧上的第一电极23a、绝缘膜23b、另一个端侧上的第二电极23c的金属绝缘体金属(mim)结构，但并不限定于此。作为第一电极23a和第二电极23c中的每一个，例如，可以使用诸如氮化钛(tin)膜或氮化钽(tan)膜的高熔点金属化合物膜。作为绝缘膜23b，例如，可以使用具有大约1到3nm的膜厚度的氧化硅(sio2)膜、氧化铝(alo2)膜、氧化镁(mgo2)膜、氧化铪(hfo2)膜或氧化锆(zro2)膜。
[0074]
另一个电阻元件6b具有与上述电阻元件6a类似的结构。因此，将省略对另一个电阻元件6b的具体配置的描述。
[0075]
两个电阻元件6a和6b可以以小的面积获得期望的电阻值。例如，电阻元件6a和6b可以形成1mω或更大的电阻值，这在积和计算处理期间，在存储器单元3的占用区内，作为和线的位线被多位的积和电荷(例如1024)充电的情况下是需要的。此外，由于电阻元件6a和6b设置在传输fet qt1和qt2上，换句话说，设置成在平面图中与传输fet qt1和qt2重叠(参考图3和4b)，因此可以抑制存储器单元3的平面尺寸的增加。即，第一实施例的存储器单元3包括两个电阻元件6a和6b，同时保持布置六个fet(q1、qp2、qd1、qd2、qt1和qt2)所需的小面积。
[0076]
两个电阻元件6a和6b中的每一个的电阻值优选地大于传输fet的沟道电阻值qt1和qt2，并且更优选地为1mω或更大。
[0077]
《一个反相器电路的配置》
[0078]
如图3所示，配置一个反相器电路4a的负载fet qp1和驱动fet qd1的栅电极16p和16d被整体模制，并彼此电连接。即，负载fet qp1和驱动fet qd1的各自栅电极16p和16d彼此连接以配置输入部分4a1(参考图2)。
[0079]
如图3和4a所示，负载fet qp1的第一主电极区17p1通过掩埋在半导体层10上的层间绝缘膜21中的导电插塞22a电连接到形成在层间绝缘膜21上的第一布线层中的中继布线25a1。另一方面，如图3和4b所示，驱动fet qd1和传输fet qt1的各自第一主电极区17d1和17t1通过掩埋在半导体层10上的层间绝缘膜21中的导电插塞22b电连接到中继布线25a1。即，负载fet qp1、驱动fet qd1和传输fet qt1的各自第一主电极区17p1、17d1和17t1相互电连接以配置输出部分4a2(参考图2)。中继布线25a1和将在以后描述的中继布线25c1至25e1被掩埋在层间绝缘膜21上的层间绝缘膜24中。
[0080]
如图3和4b所示，驱动fet qd1的第二主电极区17d2通过掩埋在层间绝缘膜21中的导电插塞22c电连接到形成在第一布线层中的中继布线25c1。接着，中继布线25c1通过掩埋在层间绝缘膜24上的层间绝缘膜26中的导电插塞27c电连接到形成在层间绝缘膜26上的第二布线层中并在y方向上延伸的接地布线28c1。作为上述第一基准电位的vss电位施加到接地布线28c1。也就是说，vss电位从接地导线28c1供应到驱动fet qd1的第二主电极区17d2。
[0081]
如图3和4a所示，传输fet qp1的第二主电极区17p2通过掩埋在层间绝缘膜21中的
导电插塞22d电连接到形成在第一布线层中的中继布线25d1。接着，尽管没有详细示出，中继布线25d1通过掩埋在层间绝缘膜26中的导电插塞电连接到形成在层间绝缘膜26上的第二布线层中并在y方向上延伸的电源线28d。作为上述第二基准电位的vdd电位施加到电源线28d。即，vdd电位从电源线28d提供到负载fet qp1的第二主电极区17p2。
[0082]
如图3和4b所示，传输fet qt1的第二主电极区17t2通过掩埋在层间绝缘膜21中的导电插塞22e电连接到电阻元件6a的第一电极23a。接着，电阻元件6a的第二电极23c电连接并机械连接到形成在第一布线层中的中继布线25e1。接着，尽管未详细示出，中继布线25e1通过掩埋在层间绝缘膜26中的导电插塞电连接到在层间绝缘膜26上的第二布线层中形成的并且在y方向上延伸的位线bl1(树突)。
[0083]
《另一个反相器电路》
[0084]
如图3所示，配置另一个反相器电路4b的负载fet qp2和驱动fet qd2的各自栅电极16p和16d被整体模制并彼此电连接。即，负载fet qp2和驱动fet qd2的各自栅电极16p和16d彼此连接以配置输入部分4b1(参考图2)。
[0085]
如图3所示，尽管未详细示出，但是与上述负载fet qp1类似，负载fet qp2的第一主电极区17p2通过掩埋在半导体层10上的层间绝缘膜21中的导电插塞电连接到形成在层间绝缘膜21上的第一布线层中的中继布线25a2。另一方面，尽管未详细示出，但是驱动fet qd2和传输fet qt2的各自第一主电极区17d1和17t1通过掩埋在半导体层10上的层间绝缘膜21中的导电插塞电连接到中继布线25a2，与上述驱动fet qd1和传输fet qt1的那些类似。即，负载fet qp2、驱动fet qd2和传输fet qt2的各自第一主电极区17p1、17d1和17t1彼此电连接，以配置输出部分4b2(参考图2)。后述的中继布线25a2和中继布线25c2～25e2掩埋在层间绝缘膜21上的层间绝缘膜24中。
[0086]
如图3所示，尽管未详细示出，但是与上述驱动fet qd1类似，驱动fet qd2的第二主电极区17d2通过掩埋在层间绝缘膜21中的导电插塞电连接到形成在第一布线层中的中继布线25c2。接着，中继布线25c2通过掩埋在层间绝缘膜24上的层间绝缘膜26中的导电插塞，与形成在层间绝缘膜26上的第二布线层中的沿y方向延伸的接地布线28c2电连接。接地布线28c2被施加作为上述第一基准电位的vss电位(例如0v)。也就是说，vss电位从接地导线28c2供应到驱动fet qd2的第二主电极区17d2。
[0087]
如图3所示，尽管未详细示出，但是与上述负载场效应晶体管qp1类似，负载fet qp2的第二主电极区17p2通过掩埋在层间绝缘膜21中的导电插塞电连接到形成在第一布线层中的中继布线25d2。接着，中继布线25d2通过掩埋在层间绝缘膜26中的导电插塞电连接到在层间绝缘膜26上的第二布线层中形成的并且在y方向上延伸的电源线28d。即，vdd电位从电源线28d提供到负载fet qp2的第二主电极区17p2。
[0088]
如图3所示，尽管未详细示出，但是类似于上述传输fet qt1，传输fet qt2的第二主电极区17t2通过掩埋在层间绝缘膜21中的导电插塞电连接到电阻元件6b的第一电极23a。接着，电阻元件6b的第二电极23c电连接且机械连接到形成在第一布线层中的中继布线25e2。接着，中继布线25e2通过掩埋在层间绝缘膜26中的导电插塞电连接到形成在层间绝缘膜26上的第二布线层中并在y方向上延伸的位线拔bl2(树突-)。
[0089]
《两个反相器电路》
[0090]
如图3所示，尽管未详细示出，负载fet qp1的栅电极16p通过掩埋在层间绝缘膜21
中的导电插塞电连接到中继布线25a2。即，配置一个反相器电路4a的负载fet qp1和驱动fet qd1的各自栅电极16p和16d电连接到配置另一个反相器电路4b的负载fet qp2和驱动fet qd2的各自第一主电极区17p1和17d1以及另一个传输fet qt2的第一主电极区17t1。
[0091]
如图3所示，尽管未详细示出，负载fet qp2的栅电极16p通过掩埋在层间绝缘膜21中的导电插塞电连接到中继布线25a1。即，配置另一个反相器电路4b的负载fet qp2和驱动fet qd2的各自栅电极16p和16d电连接到配置一个反相器电路4a的负载fet qp1和驱动fet qd1的各自第一主电极区17p1和17d1以及一个传输fet qt1的第一主电极区17t1。
[0092]
注意，尽管在图3中未示出，但是两个传输fet qt1和qt2的各自栅电极16p和16d电连接到在x方向上延伸的字线wl。字线wl例如形成在经由层间绝缘膜设置在第二布线层上的第三布线层中。
[0093]
《写操作和积和计算》
[0094]
接下来，将描述将数据写入存储器单元3的操作和积和计算。
[0095]
作为对存储器单元3的写入动作，通过对字线wl施加vcc电位(例如1v)而使两个传输fet qt1、qt2导通，并且将位线bl1设为vdd电位，将位线拔bl2设为vss电位，从而将一个反相器电路4a的输出部分(存储节点部分)4a2设为vcc电位，将另一个反相器电路4b的输出部分(存储节点部分)4b2设为vss电位。即使字线wl被设定为vss电位，包括两个反相器电路4a和4b的触发器电路5也被稳定。
[0096]
另一方面，在使用存储器单元阵列部2作为积和计算电路进行积和计算(推理)时，在存储器单元3的触发器电路5存储数据的状态下，作为树突的位线bl1和作为树突拔(树突-)的位线拔bl2被预充电到vcc电位(例如，1v)。接着，将信号(例如脉冲电压)依次输入到作为轴突的字线wl或多个字线wl。当信号达到vcc电位时，两个反相器电路4a和4b的各自传输fet qt1和qt2导通，并且具有连接到一个反相器电路4a的输出部分(存储节点部分)4a2的栅电极16d的另一个反相器电路4b的驱动fet qd2导通。因此，位线拔bl2的电荷被朝向vss电位释放，且电位减小。另一方面，由于其中栅电极16d连接到另一个反相器电路4b的输出部分4b2的一个反相器电路4a的驱动fet qd1处于截止状态，位线bl1的电荷不被释放，并且电位不改变。
[0097]
这里，位线拔bl2(树突-)的电位随着电阻元件6b的电阻值r和寄生在位线拔bl2上的寄生电容c的cr时间常数而改变。因此，通过响应于cr时间常数而输出或ad转换位线bl1(树突)和位线拔bl2(树突-)之间的电位差，可以执行具有高功率效率的和积计算。
[0098]
注意到在进行和积计算时，向字线wl即轴突的输入电位可以与vcc电位或向存储器单元3写入数据时对字wl施加的写入电位分开自由地设定。在负载fet qp1、qp2的电导率大于电阻元件6a、6b的电导率的情况下，通过切断vcc电位或vss电位，进行向存储器单元3的数据写入。
[0099]
《第一实施方式的主要效果》
[0100]
如上所述，根据第一实施例的半导体装置1的存储器单元3包括触发器电路5、两个传输fet qt1和qt2，并且还包括两个电阻元件6a和6b。然后，两个电阻元件6a和6b中的每一个具有1mω或更大的电阻值，这在积和计算处理期间作为和线的位线被充电有多位(例如1024)的积和电荷的情况下是需要的，并且被布置在存储器单元3的占用区内。因此，根据第一实施例的半导体装置1，可以在保持存储器单元3的小面积的同时以高功率效率执行积和
计算。
[0101]
[第二实施例]
[0102]
在第二实施例中，将描述包括十个场效应晶体管和两个电阻元件的sram型存储器单元。
[0103]
《存储器单元阵列部的配置》
[0104]
根据第二实施例的半导体装置1a包括图5中所示的存储器单元阵列部2a。如图5所示，在存储器单元阵列部2a中，多个存储器单元3a在包括x方向和y方向的二维平面上以矩阵排列。此外，在存储器单元阵列部2a中，对于y方向上布置的每个存储器单元3a布置在x方向上延伸的字线wl。此外，在存储器单元阵列部2a中，对于在x方向排列的每个存储器单元3a，布置在y方向延伸的互补位线(位线bl1和位线拔bl2(bl-))。此外，在存储器单元阵列部2a中，对于在x方向上布置的每个存储器单元3a，布置在y方向上延伸的互补树突线(树突线dl1和树突线拔(树突线-)dl2)。接着，多个存储器单元3a中的每一个存储器单元3a安置于对应字线wl与互补位线(bl1及bl2)和互补树突线(dl1及dl2)之间的交叉点处。
[0105]
这里，在积和计算处理(神经网络中的推断)期间，存储器单元阵列部2a用作积和计算电路，字线wl用作轴突，并且树突线dl1和树突线拔dl2用作树突和树突拔(树突-)。
[0106]
《存储器单元的配置》
[0107]
如图6所示，多个存储器单元3a中的每个存储器单元3a包括触发器电路5、作为第一传输场效应晶体管的两个传输fet qt1和qt2、作为第二传输场效应晶体管的两个传输fet qt3和qt4、作为第二驱动场效应晶体管的两个驱动fet qd3和qd4、以及两个电阻元件6a和6b。
[0108]
触发器电路5包括两个反相器电路4a和4b，并且具有两个反相器电路4a和4b的输入部分4a1和4b1以及输出部分(存储节点部分)4a2和4b2交替交叉连结的配置。
[0109]
两个反相器电路4a和4b中的一个反相器电路4a具有其中负载fet(上拉晶体管)qp1和作为第一驱动场效应晶体管的驱动fet(下拉晶体管)qd1串联连接的配置。此外，另一个反相器电路4b具有其中负载fet qp2和作为第一驱动场效应晶体管的驱动fet qd2串联连接的配置。
[0110]
与两个驱动fet qd1和qd2以及两个传输fet qt1和qt2类似，两个驱动fet qd3和qd4以及两个传输fet qt3和qt4包括栅极绝缘膜、栅电极(控制电极)以及用作源极区和漏极区的一对第一主电极区和第二主电极区，并且第一主电极区和第二主电极区之间的电导通由输入到栅电极的栅极信号控制。接着，fet qd3、qd4、qt3和qt4也由例如n沟道导电类型mosfet配置。
[0111]
如图6所示，在两个传输fet qt1和qt2中的一个传输fet qt1中，类似于上述第一实施例的传输fet qt1，栅电极电连接到字线wl，并且成对的第一和第二主电极区中的第一主电极区电连接到一个反相器电路4a的输出部分4a2。接着，与上述第一实施例的传输fet qt1不同，一个传输fet qt1的第二主电极区电连接到位线bl1而不通过电阻元件6a。
[0112]
如图6所示，在两个传输fet qt1和qt2中的另一个传输fet qt2中，与上述第一实施例的传输fet qt2类似，栅电极电连接到字线wl，并且成对的第一和第二主电极区中的第一主电极区电连接到另一个反相器电路4b的输出部分4b2。接着，在另一个传输fet qt2中，与上述第一实施例的传输fet qt2不同，第二主电极区电连接至位线拔bl2而不通过电阻元件
6b。
[0113]
如图6所示，两个驱动fet qd3和qd4中的一个驱动fet qd3的栅电极电连接到配置一个反相器电路4a的负载fet qp1和驱动fet qd1中的每一个的栅电极。即，一个驱动fet qd3的栅电极电连接到一个反相器电路4a的输入部分4a1。
[0114]
如图6所示，两个驱动fet qd3和qd4中的另一个驱动fet qd4的栅电极电连接到配置另一个反相器电路4b的负载fet qp2和驱动fet qd2中的每一个的栅电极。也就是说，另一个驱动fet qd4的栅电极电连接到另一个反相器电路4b的输入部分4b1。
[0115]
如图6所示，两个驱动fet qd3和qd4中的每一个的第一主电极区电连接到接地布线，作为第一基准电位的vss电位施加到该接地布线。
[0116]
如图6所示，在两个传输fet qt3和qt4中的一个传输fet qt3中，栅电极电连接到字线wl，并且成对的第一和第二主电极区中的第一主电极区电连接到驱动fet qd3的第二主电极区。接着，在一个传输fet qt3中，第二主电极区电连接到电阻元件6a的一个端侧上的第一电极。接着，电阻元件6a的另一个端侧上的第二主电极与树突线dl1电连接。
[0117]
如图6所示，在两个传输fet qt3和qt4中的另一传输fet qt4中，栅电极电连接到字线wl，并且成对的第一和第二主电极区中的第一主电极区电连接到驱动fet qd4的第二主电极区。接着，在另一个传输fet qt4中，第二主电极区电连接到电阻元件6b的一个端侧上的第一电极。接着，电阻元件6b的另一个端侧上的第二主电极电连接至树突线拔(树突线-)dl2。
[0118]
尽管未示出，但是例如类似于位线bl1和位线拔bl2，树突线dl1和树突线拔dl2形成在第二布线层中并且在y方向上延伸。
[0119]
第二实施例的两个电阻元件6a和6b也具有与上述第一实施例的电阻元件6a和6b类似的mim结构，可以以小面积获得期望的电阻值，并且被布置在存储器单元的占用面积内。接着，两个电阻元件6a和6b中的每一个的电阻值优选地大于传输fet qt3和qt4的沟道电阻值，并且更优选地为1mω或更大。
[0120]
《写操作和积和计算》
[0121]
接下来，将描述将数据写入存储器单元3a的操作和积和计算。
[0122]
作为对存储器单元3a的写操作，通过将vcc电位(例如，1v)施加到字线wl以导通两个传输fet qt1和qt2，并且将位线bl1设置为vcc电位，将位线拔bl2设置为vss电位，一个反相器电路4a的输出部分(存储节点部分)4a2被设置为vcc电位，而另一个反相器电路4b的输出部分(存储节点部分)4b2被设置为vss电位。即使字线wl被设定为vss电位，包括两个反相器电路4a和4b的触发器电路5也被稳定。
[0123]
另一方面，在使用存储器单元阵列部2a作为积和计算电路进行积和计算(推理)时，在存储器单元3a的触发器电路5存储数据的状态下，树突线dl1和树突线拔dl2被预充电到vcc电位(例如，1v)。接着，将信号(例如脉冲电压)依次输入到作为轴突的字线wl或多个字线wl。当信号达到vcc电位时，两个传输fet qt3和qt4导通，并且具有连接到一个反相器电路4a的输出部分(存储节点部分)4a2的栅电极的另一个驱动fet qd4导通。因此，树突线拔dl2的电荷被朝向vss电位释放，且电位减小。另一方面，由于具有连接到另一个反相器电路4b的输出部分4b2的栅电极的一个驱动fet qd3处于截止状态，所以树突线dl1的电荷不被释放，并且电位不改变。
[0124]
这里，树突线拔dl2(树突线-)的电位随着寄生在树突线拔dl2上的电阻元件6b的电阻值r和寄生电容c的cr时间常数而改变。因此，通过响应于cr时间常数而输出或ad转换树突线dl1和树突线拔dl2(树突线-)之间的电位差，可以执行具有高功率效率的和积计算。
[0125]
注意，可以与vcc电位或在将数据写入存储器单元3a时施加到字wl的写入电位分离地自由设置到字线wl(即，在和积计算时的轴突)的输入电位。通常通过sram操作高速地执行将数据写入存储器单元3a的触发器电路5。通过在sram操作期间降低vcc电位和增加负载fet qp1和qp2以及驱动fte qd1和qd2中的每一个的阈值电压vth，可以降低电流消耗。
[0126]
《第二实施方式的主要效果》
[0127]
如上所述，根据第二实施例的半导体装置1a的存储器单元3a包括触发器电路5、四个传输fet qt1、qt2、qt3和qt4以及两个驱动fet qd3和qd4，并且还包括两个电阻元件6a和6b。然后，两个电阻元件6a和6b中的每一个具有1mω或更大的电阻值，这在积和计算处理期间在作为和线的位线被充以多位(例如1024)的积和电荷的情况下是需要的，并且被布置在存储器单元3a的占用区内。因此，根据第一实施例的半导体装置1a，类似于上述第一实施例的半导体装置1，可以在保持存储器单元3a的小面积的同时以高功率效率执行积和计算。
[0128]
[第三实施例]
[0129]
在第三实施例中，将描述包括九个场效应晶体管和两个电阻元件的sram型存储器单元。
[0130]
《存储器单元阵列部的配置》
[0131]
根据第三实施例的半导体装置1b包括图7中所示的存储器单元阵列部2b。如图7所示，在存储器单元阵列部2b中，多个存储器单元3b在包括x方向和y方向的二维平面上以矩阵排列。此外，在存储器单元阵列部2b中，对于在y方向上布置的每个存储器单元3b，布置在x方向上延伸的字线wl和轴突线al。此外，在存储器单元阵列部2b中，对于在x方向上布置的存储器单元3b布置在y方向上延伸的位线拔bl2(bl-)。在存储器单元阵列部2b中，对于在x方向上配置的存储器单元3b的每一个，配置在y方向上延伸的互补的树突线(树突线dl1和树突线拔(树突线-)dl2)。接着，多个存储器单元3b中的每个存储器单元3b被布置在相应的字线wl、互补位线(bl1和bl2)和树突线dl2之间的交叉处。
[0132]
在存储器单元阵列部2b中，消除了上述第二实施例的位线bl1，并且当向存储器单元3b写入数据时，树突线dl1用作位线。
[0133]
这里，在积和计算处理(神经网络中的推理)期间，存储器单元阵列部2b用作积和计算电路，轴突线al用作轴突，并且树突线dl1和树突线拔dl2用作树突和树突拔(树突-)。另一方面，当将数据写入存储器单元3b时，树突线dl1用作位线。
[0134]
《存储器单元的配置》
[0135]
如图8所示，多个存储器单元3b中的每个存储器单元3b包括触发器电路5、作为第一传输场效应晶体管的传输fet qt2、作为第二传输场效应晶体管的两个传输fet qt3和qt4、作为第二驱动场效应晶体管的两个驱动fet qd3和qd4、以及两个电阻元件6a和6b。存储器单元3b具有与上述第二实施例的存储器单元3a基本相似的配置，并且不同之处在于，去除了一个传输fet qt1，并且两个传输fet qt3和qt4中的每一个的栅电极电连接到轴突线al。其它配置与上述第二实施例的存储器单元3a的那些配置类似。然而，类似于第二实施例，可以添加传输fet qt2。
[0136]
第三实施例的两个电阻元件6a和6b也具有与上述第一实施例的电阻元件6a和6b类似的mim结构，可以以小面积获得期望的电阻值，并且被布置在存储器单元的占用面积内。接着，两个电阻元件6a和6b中的每一个的电阻值优选地大于传输fet qt3和qt4的沟道电阻值，并且更优选地为1mω或更大。
[0137]
《写入操作和积和计算》
[0138]
接下来，将描述将数据写入存储器单元3b的操作和积和计算。
[0139]
当数据到存储器单元3b的写操作时，通过将vcc电位(例如，1v)施加到字线wl以导通传输fet qt2并将位线拔bl2设置为vss电位，一个反相器电路4a的输出部分(存储节点部分)4a2被设置为vcc电位，另一个反相器电路4b的输出部分(存储节点部分)4b2被设置为vss电位。即使字线wl被设定为vss电位，包括两个反相器电路4a和4b的触发器电路5也被稳定。通过将位线拔bl2设置为vcc电位，一个反相器电路4a的输出部分(存储节点部分)4a2被设置为vss电位，另一个反相器电路4b的输出部分(存储节点部分)4b2被设置为vcc电位。即使字线wl被设定为vss电位，包括两个反相器电路4a和4b的触发器电路5也被稳定。
[0140]
另一方面，在使用存储器单元阵列部2b作为积和计算电路的积和计算(推理)期间，在存储器单元3b的触发器电路5存储数据的状态下，树突线dl1和树突线拔dl2被预充电到vcc电位(例如，1v)。接着，向作为轴突的轴突线al或多条轴突线al依次输入信号(例如脉冲电压)。当信号达到vcc电位时，两个传输fet qt3和qt4导通，并且具有连接到一个反相器电路4a的输出部分(存储节点部分)4a2的栅电极16d的另一个驱动fet qd4导通。因此，树突线拔dl2的电荷被朝向vss电位释放，且电位减小。另一方面，由于具有连接到另一个反相器电路4b的输出部分4b2的栅电极16d的一个驱动fet qd3处于截止状态，所以树突线dl1的电荷不被释放，并且电位不改变。
[0141]
这里，树突线拔dl2(树突线-)的电位随着寄生在树突线拔dl2上的电阻元件6b的电阻值r和寄生电容c的cr时间常数而改变。电阻元件6a和6b连接到用于积和计算的驱动fet qd3和qd4，因此不影响数据到存储器单元3b的写入。因此，通过响应于cr时间常数而输出或ad转换树突线dl1和树突线拔dl2(树突线-)之间的电位差，可以执行具有高功率效率的和积计算。
[0142]
在第三实施例的存储器单元3b中，由于字线wl处于即使vcc电位被提供给轴突线al的导通状态中电位也不被提供的截止状态，所以存储器单元的传输fet qt2即使在积和计算期间也可以被截止，并且可以实现低功耗和存储操作的稳定。
[0143]
注意，可以与vcc电位或在将数据写入存储器单元3a时施加到字wl的写入电位分离地自由设置到字线wl(即，在和积计算时的轴突)的输入电位。通常通过sram操作高速地执行将数据写入存储器单元3a的触发器电路5。通过在sram操作期间降低vcc电位并增加每个传输fet qp1和qp2以及驱动fte qd1和qd2的阈值电压vth，可以降低电流消耗。
[0144]
《第三实施例的主要效果》
[0145]
如上所述，根据第三实施例的半导体装置1b的存储器单元3b包括触发器电路5、三个传输fet qt2、qt3和qt4、两个驱动fet qd3和qd4，并且还包括两个电阻元件6a和6b。然后，两个电阻元件6a和6b中的每一个具有1mω或更大的电阻值，这在积和计算处理期间在作为和线的位线被充以多位(例如1024)的积和电荷的情况下是需要的，并且被布置在存储器单元3b的占用区内。因此，同样在根据第三实施例的半导体装置1b中，与根据上述第一实施例
的半导体装置1类似，可以在保持存储器单元3b的小面积的同时以高功率效率执行积和计算。
[0146]
[第四实施例]
[0147]
在第四实施例中，将描述包括六个场效应晶体管和四个隧道场效应晶体管的sram型存储器单元。
[0148]
《存储器单元阵列部的配置》
[0149]
根据第二实施例的半导体装置1c包括图9中所示的存储器单元阵列部2c。如图9所示，在存储器单元阵列部2c中，多个存储器单元3c在包括x方向和y方向的二维平面上以矩阵排列。此外，在存储器单元阵列部2a中，与上述第二实施方式的存储器单元阵列部2a同样，对于y方向的存储器单元3c，分别配置在x方向延伸的字线wl，对于x方向的存储器单元3c，分别配置在y方向延伸的互补位线(位线bl1和位线拔bl2(bl
2-))，对于x方向的存储器单元3c，分别配置在y方向延伸的互补树突线(树突线dl1和树突线拔(树突线-)dl2)。接着，多个存储器单元3b中的每一个存储器单元3b安置于对应字线wl与互补位线(bl1及bl2)与互补树突线(dl1及dl2)之间的交叉点处。
[0150]
这里，在积和计算处理(神经网络中的推理)期间，存储器单元阵列部2c用作积和计算电路，图10中所示的轴突线al用作轴突，并且树突线dl1和树突线拔dl2用作树突和树突拔(树突-)。
[0151]
《存储器单元的配置》
[0152]
如图10所示，多个存储器单元3c中的每个存储器单元3c包括触发器电路5、作为第一传输隧道场效应晶体管的两个传输fet qt1和qt2、作为第二传输隧道场效应晶体管的两个传输隧道fet qt5和qt6、以及作为第二驱动隧道场效应晶体管的两个驱动隧道fet qd5和qd6。存储器单元3c具有基本上类似于上述第二实施例的存储器单元3a的配置，并且包括驱动隧道fet qd5和qd6以及传输隧道fet qt5和qt6，取代上述第二实施例的电阻元件6a和6b、驱动fte qd3和qd4以及传输隧道fet qt3和qt4。
[0153]
两个驱动隧道fet qd5和qd6的每个具有栅电极(控制电极)和用作源极区和漏极区的一对n型第一主电极区和p型第二主电极区，并且n型第一主电极区和p型主电极分隔区之间的电导通由输入到栅电极的栅极信号控制。
[0154]
如图10所示，在两个驱动隧道fet qd5和qd6中的一个驱动隧道fet qd5的栅电极电连接到配置一个反相器电路4a的负载fet qp1和驱动fet qd1中的每一个的栅电极。也就是说，一个驱动隧道fet qd5的栅电极电连接到一个反相器电路4a的输入部分4a1。
[0155]
如图10所示，在两个驱动隧道fet qd5和qd6中的另一个驱动隧道fet qd6中，栅电极电连接到配置另一个反相器电路4b的负载fet qp2和驱动fet qd2中的每一个的栅电极。也就是说，另一个驱动隧道fet qd6的栅电极电连接到另一个反相器电路4b的输入部分4b1。
[0156]
如图10所示，在两个驱动隧道fet qd5和qd6中的每一个的n型第一主电极区电连接到轴突线al。
[0157]
如图10所示，在两个传输隧道fet qt5和qt6中的一个传输fet qt5中，栅电极电连接到字线wl，并且p型第二主电极区电连接到一个驱动隧道fet qd5的p型第二主电极区。接着，在一个传输隧道fet qt5中，n型第一主电极区电连接到树突线dl1。
[0158]
如图10所示，在两个传输隧道fet qt5和qt6中的另一个传输隧道fet qt6中，栅电
极电连接到字线wl，并且p型第二主电极区电连接到另一个驱动隧道fet qd6的p型第二主电极区。接着，在另一个传输隧道fet qt6中，n型第一主电极区电连接到树突线拔(树突线)dl2。
[0159]
如图10所示，在两个驱动隧道fet qd5和qd6以及两个传输隧道fet qt5和qt6中，用作源极区和漏极区的一对主电极区包括n型第一主电极区和p型第二主电极区。因此，在将一个传输隧道fet qt5连接到树突线dl1的导电路径上的等效电路中形成pn型寄生二极管pd1。此外，在将另一个传输隧道fet qt6连接到树突线拔dl2的导电路径上的等效电路中形成pn型寄生二极管pd2。
[0160]
《写操作和积和计算》
[0161]
接下来，将描述将数据写入存储器单元3c的操作和积和计算。
[0162]
作为对存储器单元3c的写入操作，通过将vcc电位(例如，1v)施加到字线wl以导通两个传输fet qt1和qt2，并且将位线bl1设置为vcc电位，将位线拔bl2设置为vss电位，一个反相器电路4a的输出部分(存储节点部分)4a2被设置为vcc电位，并且另一个反相器电路4b的输出部分(存储节点部分)4b2被设置为vss电位。即使字线wl被设定为vss电位，包括两个反相器电路4a和4b的触发器电路5也被稳定。
[0163]
另一方面，在使用存储器单元阵列部2c作为积和运算电路进行积和运算(推理)时，在存储器单元3c的触发器电路5存储数据的状态下，树突线dl1和树突线拔dl2被预充电到vss电位(例如，0v)。接着，向轴突线al输入信号(例如脉冲电压)。当信号达到vcc电位时，由于具有连接到一个反相器电路4a的输出部分(存储节点部分)4a2的栅电极的另一个驱动隧道fet qd6处于导通状态，所以通过从轴突线al提供电荷来对树突线拔dl2充电。在这种情况下，即使当字线wl具有vss电位并且另一个传输隧道fet qt6处于截止状态时，由于传输隧道fet qt6的源极区(第二主电极区)侧具有高电位，寄生二极管pd2在正向上工作，并且不禁止对树突线拔dl2充电。
[0164]
另一方面，由于电连接到另一个反相器电路4b的输出部分(存储节点部分)4b2的一个驱动隧道fet qd5处于截止状态，所以不以来自轴突线al的电荷对树突线dl1充电，并且保持电位。
[0165]
树突线拔dl2的电位随驱动隧道fet qd6和传输隧道fet qt6中的每一个的沟道电阻值r和树突线拔dl2的寄生电容c的cr时间常数而改变。连接到触发器电路的存储节点部分的传输fet是普通mosfet，因此不影响数据到存储器单元的写入。此外，即使轴突线al的信号变为vss电位(接地电位)且树突线拔dl2具有高电位，传输隧道fet qt6也处于截止状态，且寄生二极管pd2处于反向，使得电荷不会从树突线拔dl2流回轴突线al。因此，通过响应于cr时间常数而输出或ad转换树突线dl1和树突线拔dl2(树突线-)之间的电位差，可以执行具有高功率效率的和积计算。
[0166]
与普通mosfet相比，两个驱动隧道fet qd5和qd6以及两个传输隧道fet qt5和qt6可以以较小的面积增加沟道电阻值。即，在积和计算处理中，可以获得1mω或更大的电阻值，这在作为和线的位线由与mosfet相比面积小的多位(例如1024位)的积和电荷充电的情况下是需要的。因此，同样在根据第四实施例的半导体装置1a中，与根据上述第一实施例的半导体装置1类似，可以在保持存储器单元3c的小面积的同时以高功率效率执行积和计算。
[0167]
注意，两个驱动隧道fet qd5和qd6以及两个传输隧道fet qt5和qt6的沟道电阻值
优选大于传输fet qt3和qt4的沟道电阻值，并且更优选1mω或更大。
[0168]
《修改实施例》
[0169]
《第一修改实例》
[0170]
图11是根据第四实施例的第一修改实例的存储器单元的等效电路图。
[0171]
如图11所示，存储器单元3c1基本上具有与上述第四实施例的存储器单元的配置类似的配置，并且具有与第四实施例的存储器单元相比省略图10所示的两个传输隧道fet qt5和qt6的配置。
[0172]
即，如图11所示，第一修改实例的存储器单元3c1包括触发器电路5、两个传输fet qt1和qt2以及两个驱动隧道fet qd5和qd6，并且不包括图10所示的两个传输隧道fet qt5和qt6。因此，一个驱动隧道fet qd5的p型第二主电极区电连接至树突线dl1而不通过传输隧道fet，并且另一个驱动隧道fet qd6的p型第二主电极区电连接至树突线拔dl2而不通过传输隧道fet。
[0173]
在如上所述配置的第一修改实例的存储器单元3c1中，也能够得到与上述第四实施方式同样的效果。
[0174]
《第二修改实例》
[0175]
图12是根据第四实施例的第二修改实例的存储器单元的等效电路图。
[0176]
如图12所示，存储器单元3c2基本上具有与上述第四实施例的存储器单元3c的配置类似的配置，并且具有这样的配置，其中与第四实施例的存储器单元3c相比，省略了图10所示的另一个反相器电路4b侧上的驱动隧道fet qd6和传输隧道fet qt6。
[0177]
即，如图12所示，第二修改实例的存储器单元3c2包括触发器电路5、两个传输fet qt1和qt2，并且还包括一个驱动隧道fet qd5和一个传输隧道fet qt6。接着，在存储器单元阵列部中，省略了图10中所示的树突线拔dl2。
[0178]
在如上所述配置的第二修改实例的存储器单元3c2中，也能够得到与上述第四实施方式同样的效果。
[0179]
注意，本技术可以具有以下配置。
[0180]
(1)
[0181]
一种半导体装置，包括：
[0182]
存储器单元阵列，其中多个存储器单元以矩阵形式排列，其中
[0183]
所述多个存储器单元中的每个存储器单元包括：
[0184]
触发器电路，包括两个反相器电路，在每个反相器电路中负载场效应晶体管和驱动场效应晶体管串联连接，所述两个反相器电路的输入部分和输出部分彼此交叉连结，
[0185]
两个传输场效应晶体管，每个传输场效应晶体管具有连接到字线的栅电极、以及一对第一和第二主电极区，所述第一主电极区分别连接到所述两个反相器电路的输出部分，以及
[0186]
两个电阻元件，其一个端侧分别连接到所述两个传输场效应晶体管的第二主电极区，并且其另一个端侧分别连接到位线和位线拔。
[0187]
(2)
[0188]
根据(1)所述的半导体装置，其中所述电阻元件的电阻值大于所述传输场效应晶体管的沟道电阻值。
[0189]
(3)
[0190]
根据(1)的半导体装置，其中所述电阻元件的电阻值为1mω或更大。
[0191]
(4)
[0192]
根据(1)或(2)所述的半导体装置，其中当执行积和计算时，所述字线用作轴突，所述位线用作树突，并且所述位线拔用作树突拔。
[0193]
(5)
[0194]
一种半导体装置，包括：
[0195]
存储器单元阵列，其中多个存储器单元以矩阵形式排列，其中
[0196]
所述多个存储器单元中的每个存储器单元包括：
[0197]
触发器电路，包括两个反相器电路，在每个反相器电路中负载场效应晶体管和第一驱动场效应晶体管串联连接，所述两个反相器电路的输入部分和输出部分彼此交叉连结，
[0198]
两个第一传输场效应晶体管，每个第一传输场效应晶体管具有连接到字线的栅电极以及一对第一和第二主电极区，所述第一主电极区分别连接到所述两个反相器电路的输出部分，并且所述第二主电极区分别连接到位线和位线拔，
[0199]
两个第二驱动场效应晶体管，每个第二驱动场效应晶体管具有栅电极、以及一对第一和第二主电极区，所述栅电极分别连接到所述两个反相器电路的输入部分，所述第一主电极区彼此连接，
[0200]
两个第二传输场效应晶体管，每个第二传输场效应晶体管具有连接到所述字线的栅电极，以及一对第一和第二主电极区，所述第一主电极区分别连接到所述两个第二驱动场效应晶体管的第二主电极区，以及
[0201]
两个电阻元件，其一个端侧分别连接到所述两个第二传输场效应晶体管的第二主电极区，并且其另一个端侧分别连接到树突线和树突线拔。
[0202]
(6)
[0203]
根据(5)的半导体装置，其中所述电阻元件的电阻值大于所述传输场效应晶体管的沟道电阻值。
[0204]
(7)
[0205]
根据(5)的半导体装置，其中所述电阻元件的电阻值为1mω或更大。
[0206]
(8)
[0207]
根据(5)至(7)中任一项所述的半导体装置，其中当执行积和计算时，所述字线用作轴突。
[0208]
(9)
[0209]
一种半导体装置，包括：
[0210]
存储器单元阵列，其中多个存储器单元以矩阵形式排列，其中
[0211]
所述多个存储器单元中的每个存储器单元包括：
[0212]
触发器电路，包括两个反相器电路，在每个反相器电路中负载场效应晶体管和第一驱动场效应晶体管串联连接，所述两个反相器电路的输入部分和输出部分彼此交叉连结，
[0213]
第一传输场效应晶体管，具有连接到字线的栅电极以及一对第一和第二主电极
区，所述第一主电极区连接到所述两个反相器电路中的另一个反相器电路的输出部分，并且所述第二主电极区连接到位线拔，
[0214]
两个第二驱动场效应晶体管，每个第二驱动场效应晶体管具有栅电极、以及一对第一和第二主电极区，所述栅电极分别连接到所述两个反相器电路的输入部分，所述第一主电极区彼此连接，
[0215]
两个第二传输场效应晶体管，每个第二传输场效应晶体管具有连接到轴突线的栅电极，以及一对第一和第二主电极区，所述第一主电极区分别连接到所述两个第二驱动场效应晶体管的第二主电极区，以及
[0216]
两个电阻元件，其一个端侧分别连接到所述两个第二传输场效应晶体管的第二主电极区，并且其另一个端侧分别连接到树突线和树突线拔。
[0217]
(10)
[0218]
根据(9)所述的半导体装置，其中所述电阻元件的电阻值大于所述传输场效应晶体管的沟道电阻值。
[0219]
(11)
[0220]
根据(9)的半导体装置，其中所述电阻元件的电阻值为1mω或更大。
[0221]
(12)
[0222]
一种半导体装置，包括：
[0223]
存储器单元阵列，其中多个存储器单元以矩阵形式排列，其中
[0224]
所述多个存储器单元中的每个存储器单元包括：
[0225]
触发器电路，包括两个反相器电路，在所述两个反相器电路中负载场效应晶体管和第一驱动场效应晶体管串联连接，所述两个反相器电路的输入部分和输出部分彼此交叉连结，
[0226]
两个第一传输场效应晶体管，每个第一传输场效应晶体管具有连接到字线的栅电极以及一对第一和第二主电极区，所述第一主电极区分别连接到所述两个反相器电路的输出部分，并且所述第二主电极区分别连接到位线和位线拔，
[0227]
两个第二驱动隧道场效应晶体管，每个第二驱动隧道场效应晶体管具有栅电极、以及一对n型第一主电极区和p型第二主电极区，所述栅电极分别连接到所述两个反相器电路的输入部分，所述n型第一主电极区连接到轴突线，以及
[0228]
两个第二传输隧道场效应晶体管，每个第二传输隧道场效应晶体管具有连接到所述字线的栅电极、以及一对n型第一主电极区和p型第二主电极区，所述p型第二主电极区分别连接到所述两个第二驱动隧道场效应晶体管的p型第二主电极区，并且所述n型第一主电极区分别连接到树突线和树突线拔。
[0229]
本技术的范围不限于所示出和描述的示例性实施例，而是还包括提供与本技术所意图用于的那些实施例等效的效果的所有实施例。此外，本技术的范围不限于由权利要求书限定的本发明的特征的组合，而是可以由所有公开的各个特征中的特定特征的任何期望的组合来限定。
[0230]
附图标记列表
[0231]
1半导体装置
[0232]
2存储器单元阵列部
[0233]
3存储器单元
[0234]
4a，4b反相器电路
[0235]
4a1，4b1输入部分
[0236]
4a2，4b2输出部分(存储节点部分)
[0237]
5触发器电路
[0238]
6a，6b电阻元件
[0239]
qd1、qd2、qd3、qd4驱动场效应晶体管(下拉晶体管)
[0240]
qp1、qp2负载场效应晶体管(上拉晶体管)
[0241]
qt1、qt2、qt3、qt4传输场效应晶体管(传输门晶体管)
[0242]
10半导体层
[0243]
11隔离区
[0244]
12a n型阱区
[0245]
12b p型阱区
[0246]
15栅极绝缘膜
[0247]
16d，16p，16t栅电极
[0248]
17d1、17p1、17t1第一主电极区
[0249]
17d2、17p2、17t2第二主电极区
[0250]
21层间绝缘膜
[0251]
22a，22b，22c，22d，22e导电插塞
[0252]
23a第一电极
[0253]
23b绝缘膜
[0254]
23c第二电极
[0255]
24层间绝缘膜
[0256]
25a1、25a2、25c1、25c2、25d1、25d2、25e1、25e2中继布线
[0257]
26层间绝缘膜
[0258]
27导电插塞
[0259]
28c1、28c2接地布线
[0260]
28d电源线
[0261]
al轴突线
[0262]
bl1位线
[0263]
bl2位线拔
[0264]
dl1树突线
[0265]
dl2树突线拔
[0266]
wl字线
[0267]
qd1、qd2、qd3、qd4驱动场效应晶体管(驱动fet)
[0268]
qp1、qp2负载场效应晶体管(驱动fet)
[0269]
qt1、qt2、qt3、qt4传输场效应晶体管(传输fet)
[0270]
qd5、qd6驱动隧道场效应晶体管(驱动隧道fet)
[0271]
qt5、qt6传输隧道场效应晶体管(传输隧道fet)
[0272]
pd1、pd2寄生二极管。