存储器中计算(CIM)存储阵列的制作方法

存储器中计算(cim)存储阵列
技术领域
1.本公开总体上涉及内存计算或存储器中计算(compute-in-memory，“cim”)，并且进一步涉及用于数据处理的存储阵列，例如乘法累加(“mac”)运算。


背景技术：

2.存储器中计算或内存计算系统将信息存储在计算机的主随机存取存储器(ram)中并在存储单元级别执行计算，而不是针对每个计算步骤在主ram和数据存储装置之间移动大量数据。由于存储在ram时存储数据的访问要快得多，因此存储器中计算允许实时分析数据，在商业和机器学习应用中实现更快的报告和决策。


技术实现要素：

3.根据本公开的一个实施例，提供了一种用于存储器中计算(cim)的存储器件，包括：存储阵列，包括被布置成行和列的阵列的多个存储单元，所述存储单元包括第一组存储单元和第二组存储单元；多条字线，所述阵列的每一行具有对应的字线，所述阵列的行的每个存储单元耦合到所述对应的字线；多条位线，所述阵列的每一列具有对应的位线，所述阵列的列的每个存储单元耦合到所述对应的位线；以及控制电路，被配置为响应于组使能信号来选择所述第一组存储单元和/或所述第二组存储单元。
4.根据本公开的另一实施例，提供了一种存储器中计算(cim)器件，包括：多个存储单元，被配置为存储权重信号，所述存储单元被布置成行和列的阵列，包括第一组存储单元和第二组存储单元；多条字线，所述阵列的每一行具有对应的字线，所述阵列的行的每个存储单元耦合到所述对应的字线；多条位线，所述阵列的每一列具有对应的位线，所述阵列的列的每个存储单元耦合到所述对应的位线；读出放大器，耦合到位线并且被配置为放大位线的信号以进行读取操作；控制电路，连接到位线并且被配置为响应于组使能信号来选择所述第一组存储单元或所述第二组存储单元；输入端子，被配置为接收cim输入信号；以及乘法电路，被配置为将所述权重信号与所述cim输入信号相乘以生成多个部分乘积。
5.根据本公开的又一实施例，提供了一种用于存储器中计算(cim)器件的方法，包括：提供存储阵列，该存储阵列具有被布置成行和列的阵列的多个存储单元，所述存储单元包括第一组存储单元和第二组存储单元；提供多条字线，所述阵列的每一行具有对应的字线，所述阵列的行的每个存储单元耦合到所述对应的字线；提供多条位线，所述阵列的每一列具有对应的位线，所述阵列的列的每个存储单元耦合到所述对应的位线；接收组使能信号；响应于所述组使能信号对所述第一组存储单元执行第一操作；以及响应于所述组使能信号对所述第二组存储单元执行第二操作。
附图说明
6.在结合附图阅读时，可以从下面的具体实施方式最佳地理解本公开的各方面。应注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各
种特征的尺寸可能被任意增大或减小。此外，附图作为本发明的实施例的示例是说明性的，而不是限制性的。
7.图1是示出了根据一些实施例的存储器中计算(cim)设备的各方面的示例的框图。
8.图2是示出根据一些实施例的cim存储阵列的示例的示意图。
9.图3是示出根据一些实施例的cim存储单元的示例的示意图。
10.图4是示出根据一些实施例的乘法电路的示例的示意图。
11.图5是示出根据一些实施例的另一乘法电路的示例的示意图。
12.图6是示出根据一些实施例的cim输入和权重乘法运算的示例的框图。
13.图7是示出根据一些实施例的cim输入和权重乘法和累加运算的示例的框图。
14.图8是示出根据一些实施例的cim存储阵列的两个可选阵列组的示例的示意图。
15.图9是示出根据一些实施例的cim存储阵列的四个可选阵列组的示例的示意图。
16.图10是示出根据一些实施例的cim方法的流程图。
具体实施方式
17.下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不意图是限制性的。例如，在下面的描述中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
18.此外，本文可使用空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可以以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。
19.本公开总体上涉及存储器中计算(“cim”)。cim应用的一个示例是乘法累加(“mac”)运算。计算机人工智能(“ai”)使用深度学习技术，其中计算系统可以组织为神经网络。例如，神经网络是指能够分析数据的多个互连的处理节点。神经网络计算“权重”以对新输入的数据执行计算。神经网络使用多层计算节点，其中较深的层基于由较高的层执行的计算的结果执行计算。
20.机器学习(ml)涉及可以通过经验和通过使用数据自动改进的计算机算法。它被视为人工智能的一部分。机器学习算法基于样本数据(称为“训练数据”)构建模型以便在没有明确编程的情况下做出预测或决策。
21.神经网络可以包括多个互连的处理节点，这些处理节点能够分析数据以将输入与这样的“训练”数据进行比较。训练数据是指对已知数据的属性进行计算分析，以开发用于比较输入数据的模型。在对象识别中可以找到ai和数据训练的应用的示例，其中系统分析许多(例如，数千个或更多)图像的属性以确定可用于执行统计分析以识别输入对象的模式。
22.如上所述，神经网络计算权重以对输入数据执行计算。神经网络使用多层计算节点，其中较深的层基于由较高的层执行的计算的结果执行计算。机器学习目前依赖于对向量的点积和绝对差的计算，通常通过对参数、输入数据和权重执行的mac运算来计算。大型和深度神经网络的计算通常涉及如此多的数据元素，将它们存储在处理器缓存中是不切实际的，因此它们通常存储在存储器中。
23.因此，机器学习在计算和比较许多不同的数据元素方面是非常密集的。处理器内的运算计算比处理器和主存储器资源之间的数据传输快了几个数量级。由于存储数据所需的存储器大小，将所有数据更靠近处理器地放置在缓存中对于绝大多数实际系统来说是非常昂贵的。因此，数据传输成为ai计算的主要瓶颈。随着数据集的增加，计算系统用于移动数据的时间和功率/能量最终可能是用于实际执行计算的时间和功率的几倍。
24.cim电路因此在存储器内本地执行运算，而不必将数据发送到主机处理器。这可以减少在存储器和主机处理器之间传输的数据量，而实现更高的吞吐量和性能。数据移动的减少还降低了计算设备内的整体数据移动的能耗。
25.这样的cim设备可以包括具有被配置为存储权重信号的存储单元的存储阵列，并且输入驱动器提供输入信号。cim设备被配置为对选择的权重信号和输入信号执行逻辑运算，例如可以将选择的权重信号与输入信号相乘。乘法和累加(或乘法器-累加器)电路执行mac运算，其中每个mac运算计算两个数的乘积并将该乘积添加到累加器(或加法器)。在一些实施例中，处理设备或专用mac单元或设备可以包含mac计算硬件逻辑，其包括以组合逻辑实现的乘法器，随后是加法器和存储结果的累加器。累加器的输出可以反馈到加法器的输入，从而将乘法器的输出添加到累加器。示例处理设备包括但不限于微处理器、数字信号处理器、专用集成电路和现场可编程门阵列。
26.cim的一些权重存储布置由于使用大存储单元而可能具有有限的权重存储密度，这还可能导致有限的写入吞吐量。一些公开的实施例针对cim采用基于单晶体管单电容器(1t-1c)的权重存储，其可以通过使用小面积存储单元来提高权重存储密度，并且进一步可以提高权重存储阵列写入吞吐量。此外，一些示例包括促进在多个存储阵列组之间进行选择的“多选”权重存储阵列，而允许对所选的存储阵列组执行不同的操作(例如，读取或写入)。此外，这些不同的操作可以在所选的存储阵列组上同时进行。这种选择性权重存储阵列促进了多任务处理并提高了权重存储阵列写入吞吐量。
27.例如，存储阵列组可以包括第一选择性组和第二选择性组，其中第一组包括阵列的偶数列并且第二组包括阵列的奇数列。响应于组使能信号，cim权重值可以选择性地写入第一(偶数)组和/或第二(奇数)组中的一者或两者。此外，响应于组使能信号，cim权重值可以从第一(偶数)组和/或第二(奇数)组中的一者或两者选择性地读取。更进一步，响应组使能信号，cim权重值可以选择性地写入第一(偶数)组或第二(奇数)组中的一者，而cim权重值可以从第一(偶数)组或第二(奇数)组中的另一者选择性地读取。存储阵列组的数量不限于两组；其他实施例可以包括多于两个存储阵列组。
28.图1示出了根据一些公开的实施例的cim设备10。cim设备10包括cim存储阵列100，该cim存储阵列100具有被配置为存储cim权重信号的多个存储单元。存储阵列100和相关联的组件和电路可以连接在接地端子和被配置为接收vdd电压的电源端子之间。如下文将进一步讨论的，存储单元被布置为行和列的阵列并且包括多个存储阵列组110。行选择电路
102和列选择电路104连接到存储阵列100，并且被配置为选择阵列的期望的行和列中的存储单元以进行读取和写入操作。
29.在图1所示的示例中，存储阵列100包括第一存储阵列组110-1、第二存储阵列组110-2，以此类推，直到存储阵列组n 110-n。控制电路120连接到位线并且被配置为响应于组使能信号来选择第一组存储单元或第二组存储单元。在图示的示例中，控制电路120包括分别连接到存储阵列组110-1、110-2
……
110-n的控制电路120-1、120-2
……
120-n。
30.输入端子被配置为接收cim输入信号in，以及乘法电路130被配置为将存储在存储阵列100中的所选权重信号与输入信号in相乘以生成多个部分乘积p。在所示实施例中，乘法电路130包括乘法电路130-1、130-2
…
130-n。部分乘积p被输出到单io加法器电路140，其被配置为将部分乘积p相加以产生cim输出。
31.图2示出了存储阵列100的示例的进一步的方面。如以上结合图1所述，cim存储阵列100包括被布置成行和列的多个存储单元200。阵列100的每一行具有对应的字线wl。在所示示例中，阵列100具有n行。因此，图2所示的字线被指定为字线wl_0至wl_n-1。每个存储单元200耦合到其对应行的字线wl。阵列100的每一列具有对应的位线bl/blb。在所示示例中，阵列100具有y列。因此，图2所示的位线被指定为位线bl[0]至bl[y-1]和blb[0]至blb[y-1]。每个存储单元200耦合到其对应的位线bl/blb。例如，字线wl和位线bl/blb可以包括由诸如金属或硅化物/多晶硅(silicided/polycided polysilicon)之类的导电材料形成的导电迹线或线。
[0032]
读出放大器122和控制电路120连接到阵列100的每一列的位线bl/blb。多路复用器(mux)124连接到读出放大器122的输出，并响应于权重选择信号w_sel，将存储在存储阵列100中的期望权重信号输出到乘法电路130。图2所示的示例将存储阵列100布置在两个存储阵列组110-1和110-2中，其中第一组110-1包括偶数列(即包含偶数位线bl[0]/blb[0]，以此类推，直到bl[y-2]/blb[y-2])，并且第二组110-2包括奇数列(即包含奇数位线bl[1]/blb[1]，以此类推，直到bl[y-1]/blb[y-1])。如下文将进一步讨论的，控制电路120被配置为响应于组使能信号group_en选择第一组110-1存储单元或第二组110-2存储单元。
[0033]
cim权重信号存储在存储阵列100中。阵列10中的每个单元200存储单个位的数据(即逻辑1或0)。在所示示例中，权重单元是1t-1c存储单元，其中单个位的数据作为电荷存储在电容器上。其他实施例可以使用除了1t-1c存储单元之外的存储单元。
[0034]
图3示出了图2所示的存储阵列100的1t-1c存储单元200的示例。存储单元200具有一个晶体管(例如mos晶体管202)和一个存储电容器204。晶体管202作为开关来操作并且插入在存储电容器204和位线bl(或blb)之间，其中晶体管202的第一源极/漏极端子(s/d)连接到位线bl/blb并且晶体管202的第二s/d端子连接到电容器204的第一端子。电容器204的第二端子连接到被配置为接收1/2vdd的电压电平的电压端子。在一些示例中，vdd电压电平是1.0v，但是其他实施例可以根据例如特定工艺技术而采用不同的vdd电压电平。存储单元200能够存储单条二进制信息作为电容器204中的存储电荷。
[0035]
晶体管202的栅极端子连接到字线wl。如图2所示，每条字线wl连接到多个存储单元200，其中阵列100的每一行具有对应的wl。在一些实施方式中，晶体管200的栅极端子可以是用于形成字线wl的同一导电材料(例如，金属或多晶硅)的延伸段。
[0036]
如图2所示，存储阵列100的每一列包括两条位线—即bl/blb。因此，存储阵列100
的第一列包括bl[0]和blb[0]，存储阵列的第二列包括bl[1]和blb[1]，以此类推，直到第y列，该第y列包括bl[y-1]和blb[y-1]。每条位线bl/blb连接到给定列中的每隔一个存储单元200。因此，存储阵列100的最左列中所示的第一存储单元200-1连接到位线bl[0]，第二存储单元200-2连接到位线blb[0]，第三存储单元200-3连接到位线bl[0]，第四存储单元200-2连接到位线blb[0]，以此类推。
[0037]
阵列100的每一列具有读出放大器122，读出放大器122连接到其对应列的位线bl/blb。读出放大器122包括位于位线bl/blb之间的一对交叉连接的反相器，其中第一反相器与来自位线bl的输入连接并输出到位线条blb。第二反相器从对应的位线条blb接收输入，其输出去往位线bl。这产生正反馈，该正反馈在位线bl/blb之一完全处于其最高电压并且另一位线bl/blb处于最低可能电压之后稳定。
[0038]
通常，对于读取操作，读出放大器122被有效地禁用或与相应的位线bl/blb断开。在一些示例中，读出放大器由控制电路120响应于组使能信号group_en来控制。位线被预充电到高(即逻辑1)逻辑电平和低(即逻辑0)逻辑电平之间的电压电平。在所示示例中，逻辑0电压电平可以是0v，而逻辑1电压电平可以是vdd电压电平。因此，位线预充电电压电平为1/2vdd。
[0039]
选择期望的字线和位线，然后将所选行的字线wl驱动为高(假设存储单元200的晶体管202是nmos晶体管)，以导通晶体管202并将存储单元200的存储电容器204连接到其位线bl/blb。如果存储值为1，则这将电荷从存储单元200传输到连接的位线bl/blb，或者如果存储值为0，则这将电荷从连接的位线bl/blb传输到存储单元200。
[0040]
传统存储阵列可能具有非常长的位线，导致位线具有高电容。此外，这种传统阵列的1t-1c存储单元可能连接在vdd和地之间，而不是如所示实施例中的vdd和1/2vdd之间。将存储电容器204连接到1/2vdd(而不是地)将存储电容器204的电压摆幅从vdd降低到1/2vdd。与完全地到vdd电压摆幅相比，这进一步产生更小的访问功率。在一些示例中，vdd电压电平为1.0v，但其他实施例可以根据例如特定工艺技术采用不同的vdd电压电平
[0041]
对于读取操作，读出信号vsig根据以下定义
[0042][0043]
对于本文公开的cim存储阵列，可以缩短位线以优化单元阵列访问时间。bl长度可取决于例如存储阵列的大小(即8、16、256行等)，并且可以针对不同的权重密度和/或能量需求来进行优化。通过保持位线长度较短，位线电容cbl可以忽略不计，因此读出信号vsig电平将很大(接近1/2vdd)，实现快速读出和快速访问时间。
[0044]
相应的读出放大器122通过控制电路120响应于group_en信号来选择，并且来自所选bl/blb对的差分信号被读出放大器122读出并输出到相应的mux 124。读出放大器122的输出被提供给乘法电路130，在乘法电路130中，cim输入信号in与cim权重信号相组合。
[0045]
对于写入操作，基于由行选择电路102和列选择电路104接收的地址来选择字线和位线。期望行的字线wl被激活，并且读出放大器122被控制电路120禁用。然后通过将适当的位线bl/blb驱动到期望的高或低电压状态来为所选的列写入逻辑0或1，从而使相关联的位线bl/blb将存储单元200的存储电容器204充电或放电到期望值。
[0046]
如上所述，从存储单元200读取的权重数据由mux 124输出到乘法电路130，使得
cim权重信号与输入信号in相乘。乘法电路130被配置为将输入信号in与从阵列100读取的权重信号w相乘。图4示出了包括nor门132的乘法电路130的示例，该nor门132接收来自存储阵列100的权重信号w以及反相输入信号inb，以输出权重信号w与输入信号in的乘积p。图5示出了另一个示例，其中乘法电路130包括and门134，其接收来自存储阵列100的权重信号w以及来自阵列100的输入信号in，以输出权重信号w与输入信号in的乘积p。乘法电路130的乘积输出被提供给单io加法器电路140。
[0047]
在一些示例中，乘法电路130被配置为从输入的最高有效位到输入的最低有效位执行输入in和权重w的位串行乘法，从而产生多个部分乘积。(其他乘法配置在本公开的范围内。)图6示出了一个示例，其中1位cim输入信号in乘以x位(x是正整数)cim权重信号w[x-1:0]。部分乘积被输出到单io加法器电路140的累加器。
[0048]
图7示出了这种实施方式的示例，图示了输入in[m-1:0]和权重w[x-1:0]。如图7所示，在第一周期期间，输入in[0]乘以权重w[x-1:0]以产生第一部分乘积310，在第二周期期间，输入in[1]为乘以权重w[x-1:0]以产生第二部分乘积312，依此类推，直到第m个周期，输入in[m-1]乘以权重w[x-1:0]以产生第m个部分乘积314。部分乘积310-314然后由单io加法器电路140的累加器相加或累加。
[0049]
如上所述，所公开的示例提供可独立选择的多个存储阵列组，从而允许多任务操作以提供提高的权重存储阵列写入吞吐量。例如，图2所示的存储阵列100包括第一存储阵列组110-1和第二存储阵列组110-2，第一存储阵列组110-1包括存储阵列100的偶数列，第二存储阵列组110-2包括存储阵列100的奇数列。
[0050]
图8示出一列偶数组110-1和一列奇数组110-2。在图8中，仅示出了阵列组110-1和110-2中的每一者的一列，但实际的实施方式将具有存储阵列组110-1和110-2中的每一者的若干列。响应于由控制电路120接收的group_en信号选择期望的存储阵列组110。在图8所示的实施例中，一位group_en信号(0,1)被用于在两个存储阵列组110-1、110-2之间进行选择。例如，可以基于group_en信号将期望的cim权重数据写入偶数组110-1和/或奇数组110-2的存储单元200。此外，该布置促进多任务操作，例如，将权重数据写入偶数组110-1，同时从奇数组110-2读取数据。例如，可以激活诸如wl_0之类的期望字线，并且可以在相同的位线电源和字线电源下从偶数组110-1读取数据并且将数据写入奇数组110-2。
[0051]
图9示出了具有四个存储阵列组110-1、110-2、110-3、110-4的另一实施例。在图9中，仅示出了每个阵列组的一列。实际的实施方式将具有存储阵列组110-1、110-2、110-3、110-4中的每一者的若干列。对于四个存储阵列组，使用两位group_en[1:0]在四个存储阵列组中进行选择。
[0052]
如图9所示的示例，提供多个阵列组促进了多任务操作并提高了cim权重存储阵列写入吞吐量。例如，在一些实施例中，可以对四个阵列组110-1、110-2、110-3、110-4同时进行四个操作，例如，对一个组的读取操作以及对其他三个组的写入操作。例如，通过由控制电路120选择阵列100的期望字线和列并激活适当的读出放大器122，可以从第一组110-1读取数据，同时将数据写入第二、第三和第四组110-2、110-3、110-4。多个同时的cim权重数据写入操作进一步提高了存储阵列的写入吞吐量，并且可以提高cim效率。在进一步的实施例中，可以提供多于两个或四个的存储阵列组。
[0053]
图10示出了根据公开的实施例的cim方法的示例。图10的方法包括操作310，其中
提供存储阵列，例如图2所示的阵列100。如上所述，存储阵列包括被布置成行和列的多个存储单元200，并且该阵列具有第一组110-1存储单元和第二组110-2存储单元。如操作312所示，提供多条字线wl，其中阵列100的每一行具有对应的字线wl，并且阵列100的行的每个存储单元200耦合到对应的字线wl。在操作314中，提供多条位线，其中阵列100的每一列具有对应的位线bl/blb，并且阵列100的列的每个存储单元200耦合到对应的位线bl/blb。在操作316接收组使能信号group_en。在操作318，响应于组使能信号对第一组存储单元执行第一操作(例如，读取操作)，以及在操作320，响应于组使能信号对第二组存储单元执行第二操作(例如，写入操作)。在一些示例中，第一操作318和第二操作320被同时或基本同时执行。此外，在一些实施例中，第一操作318和第二操作320对同一所选的字线wl中的存储单元200执行。从存储单元200读取的cim权重数据然后可以由乘法电路乘以cim输入信号。
[0054]
根据本文公开的方面，解决了cim的传统权重存储布置的限制，例如有限的权重存储密度、有限的写入吞吐量。其中，所公开的实施例包括用于cim的基于1t-1c的权重存储，其可以通过使用小面积存储单元来提高权重存储密度，并且还可以通过对存储阵列采用多任务处理来提高权重存储阵列写入吞吐量。
[0055]
所公开的实施例因此包括一种用于cim的存储器件，其具有存储阵列，该存储阵列包括被布置成行和列的阵列的多个存储单元。存储单元具有第一组存储单元和第二组存储单元。阵列的每一行具有对应的字线，其中阵列的行的每个存储单元耦合到对应的字线。阵列的每一列具有对应的位线，其中阵列的列的每个存储单元耦合到对应的位线。控制电路被配置为响应于组使能信号选择第一组存储单元或第二组存储单元。
[0056]
根据进一步的方面，一种cim器件包括被配置为存储权重信号的多个存储单元。存储单元被布置成行和列的阵列，包括第一组存储单元和第二组存储单元。阵列的每一行具有对应的字线，其中每个存储单元耦合到对应的字线。阵列的每一列具有对应的位线，其中每个存储单元耦合到对应的位线。读出放大器耦合到位线并且被配置为放大位线的信号以进行读取操作。控制电路连接到位线并且被配置为响应于组使能信号来选择第一组存储单元或第二组存储单元。输入端子被配置为接收输入信号，以及乘法电路被配置为将权重信号与输入信号相乘以生成多个部分乘积。
[0057]
根据更进一步公开的方面，一种cim方法包括提供存储阵列，该存储阵列具有被布置成行和列的阵列的多个存储单元。存储单元包括第一组存储单元和第二组存储单元。提供多条字线，其中阵列的行的每个存储单元耦合到对应的字线。提供多条位线，其中阵列的列的每个存储单元耦合到对应的位线。接收组使能信号，并响应于组使能信号对第一组存储单元执行第一操作，并响应于组使能信号对第二组存储单元执行第二操作。
[0058]
本公开概述了各种实施例以使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
[0059]
示例1是一种用于存储器中计算(cim)的存储器件，包括：存储阵列，包括被布置成行和列的阵列的多个存储单元，所述存储单元包括第一组存储单元和第二组存储单元；多条字线，所述阵列的每一行具有对应的字线，所述阵列的行的每个存储单元耦合到所述对
应的字线；多条位线，所述阵列的每一列具有对应的位线，所述阵列的列的每个存储单元耦合到所述对应的位线；以及控制电路，被配置为响应于组使能信号来选择所述第一组存储单元和/或所述第二组存储单元。
[0060]
示例2是示例1所述的存储器件，还包括：第一读出放大器，耦合到所述第一组存储单元的位线；以及第二读出放大器，耦合到所述第二组存储单元的位线。
[0061]
示例3是示例2所述的存储器件，还包括：多路复用器(mux)，连接到所述第一读出放大器和所述第二读出放大器。
[0062]
示例4是示例1所述的存储器件，其中，每个所述存储单元包括一个晶体管和一个电容器，以形成单晶体管单电容器(1t-1c)存储单元。
[0063]
示例5是示例4所述的存储器件，其中，所述1t-1c存储单元的晶体管包括：栅极端子，连接到其相应的字线。
[0064]
示例6是示例4所述的存储器件，其中，所述1t-1c存储单元的晶体管包括：第一源极/漏极(s/d)端子，连接到其相应的位线；以及第二源极/漏极(s/d)端子，连接到所述1t-1c存储单元的电容器的第一端子。
[0065]
示例7是示例4所述的存储器件，其中，所述存储阵列包括被配置为接收vdd电压的电源输入端子，并且其中，所述1t-1c存储单元的电容器的第二端子被连接以接收半vdd电压。
[0066]
示例8是示例1所述的存储器件，其中，所述存储单元还包括第三组存储单元和第四组存储单元。
[0067]
示例9是示例8所述的存储器件，其中，所述控制电路被配置为响应于一位组使能信号来选择所述第一组存储单元和所述第三组存储单元、或所述第二组存储单元和所述第四组存储单元。
[0068]
示例10是示例8所述的存储器件，其中，所述控制电路被配置为响应于两位组使能信号来选择所述第一组存储单元、所述第二组存储单元、所述第三组存储单元、或所述第四组存储单元。
[0069]
示例11是示例1所述的存储器件，其中，所述控制电路包括：第一控制电路，连接至所述存储阵列的第一列的位线；以及第二控制电路，连接至所述存储阵列的第二列的位线。
[0070]
示例12是一种存储器中计算(cim)器件，包括：多个存储单元，被配置为存储权重信号，所述存储单元被布置成行和列的阵列，包括第一组存储单元和第二组存储单元；多条字线，所述阵列的每一行具有对应的字线，所述阵列的行的每个存储单元耦合到所述对应的字线；多条位线，所述阵列的每一列具有对应的位线，所述阵列的列的每个存储单元耦合到所述对应的位线；读出放大器，耦合到位线并且被配置为放大位线的信号以进行读取操作；控制电路，连接到位线并且被配置为响应于组使能信号来选择所述第一组存储单元或所述第二组存储单元；输入端子，被配置为接收cim输入信号；以及乘法电路，被配置为将所述权重信号与所述cim输入信号相乘以生成多个部分乘积。
[0071]
示例13是示例12所述的cim器件，还包括：多路复用器(mux)，连接到所述读出放大器。
[0072]
示例14是示例12所述的cim器件，其中，每个所述存储单元包括一个晶体管和一个电容器，以形成单晶体管单电容器(1t-1c)存储单元。
[0073]
示例15是示例12所述的cim器件，其中，所述存储单元还包括第三组存储单元和第四组存储单元。
[0074]
示例16是示例12所述的cim器件，还包括：单io加法器电路，被配置为将所述多个部分乘积相加。
[0075]
示例17是一种用于存储器中计算(cim)器件的方法，包括：提供存储阵列，该存储阵列具有被布置成行和列的阵列的多个存储单元，所述存储单元包括第一组存储单元和第二组存储单元；提供多条字线，所述阵列的每一行具有对应的字线，所述阵列的行的每个存储单元耦合到所述对应的字线；提供多条位线，所述阵列的每一列具有对应的位线，所述阵列的列的每个存储单元耦合到所述对应的位线；接收组使能信号；响应于所述组使能信号对所述第一组存储单元执行第一操作；以及响应于所述组使能信号对所述第二组存储单元执行第二操作。
[0076]
示例18是示例17所述的方法，其中，所述第一操作是读取操作，并且所述第二操作是写入操作。
[0077]
示例19是示例17所述的方法，其中，所述第一操作和所述第二操作被同时执行。
[0078]
示例20是示例17所述的方法，还包括：将存储器中计算(cim)权重信号写入所述存储单元；从所述存储单元读取所述cim权重信号；接收cim输入信号；以及由乘法电路将所述cim输入信号与所述cim权重信号相乘。