半导体装置和半导体装置的控制方法与流程

1.本发明涉及半导体装置和半导体装置的控制方法。


背景技术：

2.在半导体装置中，在输入信号在半导体装置内的电路中传输的情况下，有时起因于该输入信号的上升沿和下降沿所导致的输出信号的延迟时间之差会成为问题。上升沿是指电信号从低水平（以下称为“l”）转变为高水平（以下称为“h”）的部分的波形，下降沿是指从h转变为l的部分的波形。此外，将处于从l向h的转变途中的信号称为“上升沿信号”，将处于从h向l的转变途中的信号称为“下降沿信号”。作为公开了与上述问题相关的技术的文献，例如已知有专利文献1。
3.专利文献1的半导体电路具备第一cmos反相器、第二cmos反相器和信号合成电路，所述第一cmos反相器是增益相对较大的pmos晶体管和增益相对较小的nmos晶体管串联连接而成的，所述第二cmos反相器是增益相对较小的pmos晶体管和增益相对较大的nmos晶体管串联连接而成的并且连接到与第一cmos反相器共同的输入端子，所述信号合成电路捕捉第一cmos反相器的输出的上升沿和第二cmos反相器的输出的下降沿并反转。在专利文献1中，根据上述结构的半导体电路，无论输入信号的波形迟滞的大小如何，都能够将输出信号相对于输入信号的上升沿和下降沿的延迟时间抑制为一定。
[0004] 图6（a）示出了现有技术的反相器30，图6（b）示出了作为抑制输出信号相对于上升沿和下降沿的输入信号的延迟时间之差的电路（以下称为“延迟匹配电路”）的一例的比较例的延迟匹配电路40。图6（a）的现有技术的反相器30是包括p型mos（metal oxide semiconductor：金属氧化物半导体）-fet（field effect transistor：场效应晶体管）（以下称为“pmos晶体管”）31、n型mos-fet（以下称为“nmos晶体管”）32的反相器，作为输入in的端子的输入端子33连接到pmos晶体管31和nmos晶体管32的栅极，作为输出out的端子的输出端子34连接到pmos晶体管31的漏极和nmos晶体管32的漏极。作为电源vperi，1.5v的电源电压被施加到pmos晶体管31的源极，作为接地电位的gnd被施加到nmos晶体管32的源极。图6（b）的延迟匹配电路40是包括pmos晶体管41、nmos晶体管42的反相器。延迟匹配电路40的基本结构与现有技术的反相器30相同，但在延迟匹配电路40中，使pmos晶体管41的w/l比相对于nmos晶体管42的w/l比相对地增大。w/l比是指mos晶体管的栅极宽度w与栅极长度l之比。一般来说，w/l越大，漏极电流增加，驱动能力增加。
[0005]
图7是将延迟匹配电路40的各部分波形与现有技术的反相器30的各部分波形进行比较而示出的图，分别地，图7（a）示出现有技术的反相器30的各部分波形，图7（b）示出延迟匹配电路40的各部分波形。分别地，图7（a）《1》示出在现有技术的反相器30中向输入in输入了上升沿的输入信号时从输出out输出的下降沿的输出信号的波形，图7（a）《2》示出向输入in输入了下降沿的输入信号时从输出out输出的上升沿的输出信号的波形。图7（a）《3》图示了重叠《1》的输出信号的波形和《2》的输出信号的波形的图。现有技术的反相器30的nmos晶体管32的阈值vtn32位于gnd附近，pmos晶体管31的阈值vtp31位于电位从1.5v稍微下降的
位置。在此，将从输入信号达到3.0/2v起到输出信号达到1.5/2v为止的时间作为延迟时间。如图7（a）《3》所示，输出波形的交叉点不位于电压轴（纵轴）方向的中央。也就是说，上升沿和下降沿的输入信号达到作为电压轴方向的中央的3.0/2v的定时相同，与此相对，上升沿的输出信号比下降沿的输出信号达到作为电压轴方向的中央的1.5/2v的定时迟。这样，在现有技术的反相器30中，输出信号的延迟时间根据输入信号的上升沿和下降沿而不同。这是因为，与经由pmos晶体管31的上升沿的输出相比，经由nmos晶体管32的下降沿的输出的延迟时间更小。
[0006] 图7（b）也与图7（a）同样，图7（b）《1》示出在延迟匹配电路40中向输入in输入了上升沿的输入信号时从输出out输出的下降沿的输出信号的波形，图7（b）《2》示出向输入in输入了下降沿的输入信号时从输出out输出的上升沿的输出信号的波形，图7（b）《3》图示了重叠《1》的输出信号的波形和《2》的输出信号的波形的图。延迟匹配电路40的nmos晶体管42的阈值vtn42位于gnd附近，而pmos晶体管41的阈值vtp41位于电位从1.5v稍微下降的位置。如比较图7（b）《1》的输出信号的波形和《2》的输出信号的波形可知的，下降沿的输出信号的下降时间比上升沿的输出信号的上升时间更长。这是因为，由于nmos晶体管42的w/l比小于pmos晶体管41的w/l比，所以nmos晶体管42的电流被缩小，作为nmos晶体管42的输出的下降沿的输出信号更慢。然而，当参照图7（b）《3》时，可知，在上升沿的输出信号和下降沿的输出信号的交叉点位于电压轴的中央附近，输入信号上升的情况和下降的情况下，抑制了输出信号的延迟时间之差。
[0007] 现有技术文献专利文献专利文献1：日本特开平11-274317号公报。


技术实现要素：

[0008]
发明要解决的课题可是，在半导体装置内混合安装有多个功能的电路的情况下，在电路之间电源电压可能不同。在这种情况下，即使电信号从电源电压不同的前级电路传输到后级电路，延迟匹配电路也需要抑制输出信号相对于上升沿、下降沿的输入信号的延迟时间之差。在这一点上，上述延迟匹配电路40改变mos晶体管的w/l比来抑制延迟时间之差，因此如果前级电路的电源电压发生电位变动，则有时不能发挥期望的特性。此外，上述专利文献1的半导体电路的目的也在于将输出信号相对于输入信号的上升沿和下降沿的延迟时间抑制为一定，但是在专利文献1中，电路间的电源电压之差没有问题。
[0009] 鉴于上述情况，本发明的目的在于，提供一种在跨越不同电源电压的电路来传输信号的情况下能够抑制输出信号相对于上升沿和下降沿的输入信号的延迟时间之差的半导体装置以及半导体装置的控制方法。
[0010]
用于解决课题的方案为了解决上述课题，本发明的半导体装置包括：第一反相器，其包括以第一电源电压动作的第一极性的晶体管、以及与所述第一极性不同的第二极性的晶体管；第一反相器列，其连接到所述第一极性的晶体管的栅极且串联连接预定多个反相器，并且以所述第一电源电压动作；以及第二反相器列，其连接到所述第二极性的晶体管的栅极且串联连接所
述预定多个反相器，所述第二反相器列的初级的反相器以比所述第一电源电压高的第二电源电压动作，所述初级的反相器的后级的反相器以所述第一电源电压动作。
[0011] 为了解决上述课题，本发明的半导体装置的控制方法在从高电源电压的电路向低电源电压的电路传输信号的情况下，抑制输出信号相对于上升沿和下降沿的输入信号的延迟时间之差，其中，使以所述高电源电压动作的高电压反相器的高水平和低水平的水平差大于以所述低电源电压动作的低电压反相器的高水平和低水平的水平差，使用由所述低电压反相器接收来自所述高电压反相器的信号时的、所述高电压反相器的从高水平向低水平的转变中的该高水平与所述低电压反相器中包括的第一极性的晶体管的阈值之差所引起的延迟的发生，来抑制所述延迟时间之差。
[0012]
发明效果根据本发明，实现了如下的效果：提供一种在跨越不同电源电压的电路来传输信号的情况下能够抑制输出信号相对于上升沿和下降沿的输入信号的延迟时间之差的半导体装置以及半导体装置的控制方法。
附图说明
[0013]
图1是示出实施方式的输入接口的结构的一例的框图；图2是示出实施方式的dram存储器的结构的一例的框图；图3是示出实施方式的输入输出接口的结构的一例的框图；图4是实施方式的延迟匹配电路的、（a）示出p路径的、（b）示出n路径的各部分波形的图；图5是总结了实施方式的延迟匹配电路的动作的图；图6的（a）是现有技术的反相器的电路图，（b）是比较例的延迟匹配电路的电路图；图7的（a）是示出现有技术的反相器的各部分波形的图，（b）是示出比较例的延迟匹配电路的各部分波形的图；图8的（a）是示出比较例的输入接口的结构的框图，（b）是总结了比较例的输入接口的动作的图。
具体实施方式
[0014]
以下，参照附图，详细说明本发明的实施方式。在以下说明的实施方式中，例示并说明了将本发明的半导体装置应用于包括延迟匹配电路的电路的方式。即，本实施方式的半导体装置既可以是延迟匹配电路单独的方式，也可以是包括周边的电路的方式。在本实施方式中，延迟匹配电路如上所述是在输入信号上升的情况和下降的情况下抑制输出信号的延迟时间之差的电路。
[0015]
图1是将包括本实施方式的延迟匹配电路10的输入接口60与前级电路的输入电路61一起示出的框图。输入接口60是作为从输入电路61发送的输入信号的数据信号的建立时间、保持时间的调整电路，并且具有调整数据信号相对于时钟信号（省略图示）的相对时间关系的功能。输入电路61是向输入接口60发送数据信号的部位。延迟匹配电路10具有抑制相对于从输入电路61发送的信号的上升沿、下降沿的延迟时间之差作为上述时间关系的调整的先前阶段的功能。在此，在本实施方式中，前级电路的输入电路61的电源vperf为3.0v
的电源电压，输入接口60（除去后述的一部分）的电源vperi为1.5v的电源电压。也就是说，输入接口60的电源电压为比前级电路的输入电路61的电源电压低的电源电压。这是由于输入接口60的输出被输入的电路在例如细化的过程的情况下需要确保耐压，而通过接口60将高电源电压变换为低电源电压。本实施方式的前级电路的输入电路61被配置在与外部电路的接口部分中，成为与外部电路的电源电压相配的高电源电压。然而，上述电源电压是一例，只要满足前级电路的输入电路61的电源电压高于输入接口60的电源电压这样的条件，则也可以采用其他电源电压。此外，在本实施方式中，例示并说明了针对数据信号的输入接口，但是本发明并不限于此，也可以是时钟信号等其他信号。
[0016]
如图1所示，延迟匹配电路10包括反相器11、12、13、14、pmos晶体管15和nmos晶体管16。pmos晶体管15和nmos晶体管16是在各自的栅极接收不同信号的反相器。在延迟匹配电路10中，作为电源vperi的一例，电源电压基本上为1.5v（以下称为1.5v系统），但作为电源vperf的一例，仅反相器13的电源电压为3.0v（以下称为3.0v系统）。
[0017]
输入接口60包括延迟匹配电路10、反相器17、缓冲器18、延迟调整电路19和反相器20。输入接口60针对从前级电路的输入电路61输入的数据信号，通过延迟匹配电路10使上升沿、下降沿的输入信号的延迟时间一致，并且通过延迟调整电路19调整延迟时间。延迟匹配电路10的输出经由反相器17和缓冲器18被发送到延迟调整电路19，延迟调整电路19的输出经由反相器20从作为输出out_b的端子的输出端子21输出。
[0018]
在此，参照图2和图3来说明在半导体装置内应用输入接口60的方式的一例。图2示出具备输入接口60的dram存储器50的结构。如图2所示，dram存储器50包括存储器单元阵列51、行解码器52、列解码器53、i/o控制电路54、输入输出接口55、焊盘56和时钟电路57。在本例中，输入接口60设置在焊盘56与存储器单元阵列51及其附属电路的接口部分中，进行各种数据信号的交接。
[0019]
在本例中，输入输出接口55基于来自焊盘56的写入、读出等请求，针对行解码器52、列解码器53进行符合的地址的交接。i/o控制电路54进行向存储器单元阵列51的数据的写入、从存储器单元阵列51的数据的读出。时钟电路57生成用于同步控制dram存储器50全体的时钟信号。
[0020]
图3是更详细地说明输入输出接口55的图。如图3所示，数据、地址、命令、使能、模式等各种数据信号经由焊盘56（此处标记为pad）从外部输入到输入输出接口55。输入输出接口55包括输入电路61、输入接口60以及输出接口65。在本实施方式中，省略了关于输出接口65的详细说明。输入接口60包括延迟匹配电路10、延迟调整电路63和缓冲器64。延迟匹配电路10是与图1所示的延迟匹配电路10相同的电路，延迟调整电路63对应于向图1所示的延迟调整电路19附加了反相器17和缓冲器18的电路，缓冲器64对应于反相器20。此外，输入电路61对应于图1所示的输入电路61。
[0021]
输入电路61针对从焊盘56发送的数据信号，判断是接受该数据还是向下交接。具体而言，进行测试模式的选择、使能信号类等的输入组合的判定。关于从输入电路61交接的输入信号，通过延迟匹配电路10，输入信号为上升沿信号的情况和下降沿信号的情况的延迟时间之差被抑制。延迟调整电路63进行针对时钟信号（未图示）的数据信号的建立时间、保持时间的调整。经由缓冲器64输出调整了延迟的信号。
[0022]
在此，再次参照图1，更详细地说明延迟匹配电路10的结构、动作。如上所述，延迟
匹配电路10包括反相器11、12、13、14、pmos晶体管15和nmos晶体管16，构成了分别串联连接有反相器11和反相器12、反相器13和反相器14的反相器列。仅反相器13的电源电压作为电源vperf为3.0v，由其他反相器11、12、14、pmos晶体管15及nmos晶体管16形成的反相器作为电源vperi为1.5v。来自输入电路61的输入信号被分支成两个，一个由1.5v系统的反相器11接收，另一个由3.0v系统的反相器13接收。反相器11的输出由反相器12接收，反相器13的输出由反相器14接收，而反相器12和反相器14都是1.5v系统。反相器12的输出被输入到pmos晶体管15的栅极以驱动pmos晶体管15，反相器14的输出被输入到nmos晶体管16的栅极以驱动nmos晶体管16。由pmos晶体管15和nmos晶体管16构成的反相器的输出经由反相器17和缓冲器18被传送至延迟调整电路19。
[0023]
接下来，参照图4和图5，更详细地说明延迟匹配电路10的动作。图4（a）、（b）示出向延迟匹配电路10输入了上升沿信号、下降沿信号的情况下的各部分波形。分别地，图4（a）示出从输入电路61经由反相器11、12到达pmos晶体管15的路径（以下有时称为“p路径”）的各部分波形，图4（b）示出从输入电路61经由反相器13、14到达nmos晶体管16的路径（以下有时称为“n路径”）的各部分波形。
[0024]
图4（a）、（b）中标注了符号n的波形示出了图1所示的节点n的波形即向延迟匹配电路10的输入信号的波形。图4（a）中标注了符号a、b的波形分别示出图1所示的节点a、b的输出信号的波形，即分别示出反相器11、反相器12的输出信号的波形。图4（b）中标注了符号c、d的波形分别示出图1所示的节点c、d的输出信号的波形，即分别示出反相器13、反相器14的输出信号的波形。在节点n的波形中，用实线区分上升沿，用虚线区分下降沿。节点a、b、c、d的波形中的实线、虚线的区分对应于节点n的输入信号的实线、虚线。此外，在以下说明中，3.0v系统的逻辑水平设为h=3.0v、l=gnd（接地），1.5v系统的逻辑水平设为h=1.5v、l=gnd。但是，逻辑水平并不限于这些，只要满足前级电路的输入电路61的逻辑水平的宽度比输入接口60的逻辑水平更宽的条件，也可以是其他适当的逻辑水平。
[0025]
首先，参照图4（a），说明p路径。下面，将节点n的上升沿信号称为上升沿输入信号，将下降沿信号称为下降沿输入信号，将节点b的上升沿信号称为上升沿输出信号，将下降沿信号称为下降沿输出信号。参照图4（a）的b所示的波形时，与下降沿输入信号对应的下降沿输出信号的波形迟于与上升沿输入信号对应的上升沿输出信号的波形。也就是说，下降沿输出信号的波形的延迟时间比上升沿输出信号的波形更大。这是出于以下理由。图4（a）的n所示的针对输入信号的阈值为反相器11的阈值，即1.5v系统的阈值。当考虑上升沿输入信号时，反相器11的nmos晶体管（省略图示）的阈值vtn11如n中实线所示那样接近gnd，因此，在延迟相对较小的状态下，反相器11的nmos晶体管导通，反相器11的输出成为a中实线所示的下降沿的波形。a中实线所示的针对反相器11的输出信号的波形的阈值是反相器12的阈值，即1.5v系统的阈值。因此，如a中实线所示，反相器12的pmos晶体管（省略图示）的阈值vtp12位于电位从h即1.5v稍微下降的位置，因此在延迟相对较小的状态下，反相器12的pmos晶体管导通，反相器12的输出成为b中实线所示的上升沿的波形。如图4（a）所示，上升沿输出信号相对于上升沿输入信号的延迟时间为延迟时间t1。
[0026]
接着，当考虑图4（a）的n中虚线所示的下降沿输入信号时，反相器11的pmos晶体管的阈值vtp11接近1.5v，因此，与上升沿输入信号的情况相比，从h即3.0v到阈值vtp11需要时间。其结果是，在延迟相对较大的状态下，反相器11的pmos晶体管导通，反相器11的输出
成为a中虚线所示的上升沿的波形。a中虚线所示的反相器11的输出信号的波形的阈值是反相器12的阈值，即1.5v系统的阈值。因此，如a中实线所示，反相器12的nmos晶体管的阈值vtn12位于电位从l即gnd稍微上升的位置，因此在延迟相对较小的状态下，反相器12的nmos晶体管导通，反相器12的输出成为b中虚线所示的下降沿的波形。如图4（a）所示，下降沿输出信号相对于下降沿输入信号的延迟时间为延迟时间t2。
[0027]
从上面的说明很明显，延迟时间t2大于延迟时间t1。也就是说，与下降沿输入信号对应的下降沿输出信号的波形迟于与上升沿输入信号对应的上升沿输出信号的波形。在此，延迟时间变大的理由是因为，针对图4（a）的n中虚线所示的3.0v系统的下降沿输入信号的1.5v系统的反相器11的阈值vtp11位于比1.5v稍低的电位。图4（a）是p路径，因此连接到节点b的是pmos晶体管15。pmos晶体管15为1.5v系统的阈值，pmos晶体管15的阈值vtp15位于电位从h即1.5v稍微下降的位置。因此，pmos晶体管15在延迟时间较小的b中实线所示的上升沿输出信号的情况下截止，在延迟时间较大的b中虚线所示的下降沿输出信号的情况下导通。
[0028]
接下来，参照图4（b），对n路径进行说明。下面，将节点n的上升沿信号称为上升沿输入信号，将下降沿信号称为下降沿输入信号，将节点d的上升沿信号称为上升沿输出信号，将下降沿信号称为下降沿输出信号。当参照图4（b）的d所示的波形时，与上升沿输入信号对应的上升沿输出信号的波形迟于与下降沿输入信号对应的下降沿输出信号的波形。也就是说，上升沿输出信号的波形的延迟时间比下降沿输出信号的波形更大。这是出于以下理由。图4（b）的n所示的针对输入信号的阈值是反相器13的阈值，即3.0v系统的阈值。当考虑上升沿输入信号时，反相器13的nmos晶体管（省略图示）的阈值vtn13接近gnd，因此，在延迟相对较小的状态下，反相器13的nmos晶体管导通，反相器13的输出成为c中实线所示的下降沿的波形。c中实线所示的针对反相器13的输出信号的波形的阈值是反相器14的阈值，即1.5v系统的阈值。因此，如c中实线所示，反相器14的pmos晶体管的阈值vtp14位于电位从1.5v稍微下降的位置，因此，从3.0v到阈值vtp14需要时间，在延迟相对较大的状态下，反相器14的pmos晶体管导通，反相器14的输出成为d中实线所示的上升沿的波形。如图4（b）所示，上升沿输出信号相对于上升沿输入信号的延迟时间为延迟时间t3。
[0029]
接着，当考虑图4（b）的n中虚线所示的下降沿输入信号时，反相器13的pmos晶体管的阈值vtp13接近3.0v，因此，在延迟相对较小的状态下，反相器13的pmos晶体管导通，反相器13的输出信号的波形成为c中虚线所示的波形。c中虚线所示的针对反相器13的输出信号的波形的阈值是反相器14的阈值，即1.5v系统的阈值。因此，如c中虚线所示，反相器14的nmos晶体管的阈值vtn14位于电位从l即gnd稍微上升的位置，因此在延迟相对较小的状态下，反相器14的nmos晶体管导通，反相器14的输出成为d中虚线所示的下降沿的波形。如图4（b）所示，下降沿输出信号相对于下降沿输入信号的延迟时间为延迟时间t4。
[0030]
从上面的说明很明显，延迟时间t3大于延迟时间t4。也就是说，与上升沿输入信号对应的上升沿输出信号的波形迟于与下降沿输入信号对应的下降沿输出信号的波形。在此，延迟时间变大的理由是因为，针对图4（b）的c中实线所示的3.0v系统的下降沿输入信号的1.5v系统的反相器14的pmos晶体管的阈值vtp14位于比1.5v稍低的电位。图4（b）是n路径，因此连接到节点d的是nmos晶体管16。关于nmos晶体管16，nmos晶体管16的阈值vtn16位于电位从l即gnd稍微上升的位置。因此，nmos晶体管16在延迟时间较小的c中虚线所示的下
降沿输出信号的情况下截止，在延迟时间较大的d中实线所示的上升沿输出信号的情况下导通。
[0031]
综上所述，在p路径中，pmos晶体管15在延迟相对较大的反相器12的下降沿输出信号（图4（a）的b中虚线所示的信号）的情况下导通，在n路径中，nmos晶体管16在延迟相对较大的反相器14的上升沿输出信号（图4（b）的d中实线所示的信号）的情况下导通。也就是说，通过延迟匹配电路10，pmos晶体管15和nmos晶体管16都同样在延迟较大的信号的情况下导通，因此，能够抑制输入信号上升的情况和下降的情况下的输出信号的延迟时间之差。
[0032]
图5表示了以上说明。上升沿输入的行示出了pmos晶体管15在p路径中截止并且nmos晶体管16在n路径中导通的动作。延迟小示出了延迟时间相对较小，延迟大示出了延迟时间相对较大。在该情况下，反相器11、12和13的延迟时间相对较小，但是反相器14的延迟时间相对较大。由此，nmos晶体管16导通的定时变迟。下降沿输入的行示出了nmos晶体管16在n路径中截止并且pmos晶体管15在p路径中导通的动作。在该情况下，反相器12、13和14的延迟时间相对较小，但是反相器11的延迟时间相对较大。由此，pmos晶体管15导通的定时变迟。也就是说，由于pmos晶体管15和nmos晶体管16同样在延迟相对较大的状态下导通，所以能够抑制输入信号上升的情况和下降的情况下的输出信号的延迟时间之差。
[0033]
在此，为了比较，参照图8对比较例的输入接口70进行说明。如图8（a）所示，输入接口70包括反相器22、17、20、缓冲器18和延迟调整电路19。反相器17、20、缓冲器18以及延迟调整电路19分别与图1所示的反相器17、20、缓冲器18以及延迟调整电路19相同。即，输入接口70与输入接口60相比的不同之处在于，延迟匹配电路10置换为反相器22。输入接口70也与输入接口60一样，抑制来自前级电路的输入电路61的输入信号上升的情况、下降的情况下的输出信号的延迟时间之差，调整输入信号相对于未图示的时钟信号的延迟时间，进行建立时间、保持时间的设定。
[0034]
在输入接口70中，反相器22具有延迟匹配电路的功能。也就是说，反相器22例如由图6（a）所示的现有技术的反相器30构成。前级电路的输入电路61的电源电压在电源vperf中为3.0v，输入接口70的电源电压在电源vperi中为1.5v。输入接口70的反相器22和反相器17中的延迟与输入接口60的情况同样地考虑如下。即，在输入接口70的输入信号即输入电路61的输出信号为上升沿信号的情况下，反相器22的nmos晶体管（省略图示）的阈值vtn处于比gnd稍高的电位，因此即使在输入信号从gnd上升到h即3.0v的情况下，反相器22也在延迟时间相对较小的状态下导通，输出下降沿信号。反相器17的pmos晶体管（省略图示）的阈值处于比1.5v稍低的电位，因此在延迟时间相对较小的状态下导通，输出上升沿信号。
[0035]
另一方面，在输入接口70的输入信号为下降沿信号的情况下，反相器22的pmos晶体管（省略图示）的阈值vtp处于比1.5v稍低的电位，因此输入信号从h即3.0v到阈值vtp需要时间，反相器22在延迟时间相对较大的状态下导通，输出上升沿信号。反相器17的nmos晶体管的阈值处于比gnd稍高的电位，因此反相器17在延迟时间相对较小的状态下导通，输出下降沿信号。
[0036]
图8（b）是总结了输入接口70的以上动作的表。如图8（b）所示，在上升沿输入的情况下，反相器22、反相器17的延迟时间都相对较小，因此输入接口70的输出信号的延迟时间相对较小。另一方面，在下降沿输入的情况下，反相器17的延迟时间相对较小，而反相器22的延迟时间相对较大，因此输入接口70的输出信号的延迟时间相对较大。因此，通过比较例
的输入接口70，在输入信号上升的情况和下降的情况下，不能抑制输出信号的延迟时间之差。
[0037]
此外，即使使用图6（b）所示的延迟匹配电路30，当作为前级电路的输入电路61的电源电压有电位变动时，在输入信号上升的情况和下降的情况下，输出信号的延迟时间也会产生差。这是因为，延迟匹配电路30的pmos晶体管31和nmos晶体管32的w/l比针对输入电路61的确定的某个电源电压以抑制输出信号的延迟时间之差的方式进行调整。
[0038]
在本实施方式的延迟匹配电路10中，即使作为前级电路的输入电路61的电源电压有电位变动，该电位变动也会在p路径的下降沿输入信号和n路径的上升沿输入信号双方中发生，因此，作为结果，输出信号的延迟时间之差不变。
[0039] 此外，在上述实施方式中，例示并说明了在延迟匹配电路10中在p路径、n路径的每一个中连接了各2个反相器的方式，但是不限于此，也可以采用考虑驱动能力等而连接了所需个数的方式。此外，在输入接口60中，关于反相器、缓冲器等的个数，也可以考虑逻辑、驱动能力等而连接所需的个数。
[0040] 附图标记的说明10：延迟匹配电路11、12、13、14：反相器15：pmos晶体管16：nmos晶体管17：反相器18：缓冲器19：延迟调整电路20：反相器21：输出端子22：反相器30：延迟匹配电路31：pmos晶体管32：nmos晶体管33：输入端子34：输出端子50：dram存储器51：存储器单元阵列52：行解码器53：列解码器54：i/o控制电路55：输入输出接口56：焊盘57：时钟电路60：输入接口61：输入电路
63：延迟调整电路64：缓冲器65：输出接口70：输入接口vtn、vtp：阈值。