驱动电路和半导体存储器的制作方法

1.本公开涉及半导体技术领域，尤其涉及一种驱动电路和半导体存储器。


背景技术：

2.输入输出端(dq)的输入输出信号质量和输入输出端上的电容(pincap)相关，在dram和cpu之间的高速数据传输过程中，可以减小输入输出端上的电容提升数据传输质量。
3.目前可以通过减小晶体管(mos)的尺寸(size)减小输入输出端上的电容，但是减小晶体管的尺寸会得到更大的输出阻抗(ron)，影响数据传输质量。因而，如何在原有输出阻抗范围内，减小输入输出端上的电容是亟需解决的技术问题。


技术实现要素：

4.本公开提供一种驱动电路和半导体存储器，在原有输出阻抗范围内减小输入输出端上的电容，提高数据传输质量。
5.第一方面，本公开实施例提供一种驱动电路，包括：
6.第一控制单元，其控制端接收第一驱动信号，其第一端连接第一电源端，其第二端连接第一阻抗网络的第一端，用于控制所述第一阻抗网络内晶体管是否接通所述第一电源端；
7.所述第一阻抗网络，其控制端接收第一原始校正信号，其第二端连接输入输出端，用于基于所述第一原始校正信号控制所述第一阻抗网络内晶体管的状态以校正所述第一阻抗网络的电阻值。
8.可选的，所述驱动电路还包括：
9.第二控制单元，其控制端接收第二驱动信号，其第一端连接第二阻抗网络的第二端，其第二端连接第二电源端，用于控制所述第二阻抗网络内晶体管是否接通所述第二电源端；
10.第二阻抗网络，其控制端接收第二原始校正信号，其第一端连接所述输入输出端，用于基于所述第二原始校正信号控制所述第二阻抗网络内晶体管的状态以校正所述第二阻抗网络的电阻值。
11.可选的，所述第一电源端提供电源电压时，所述第二电源端提供接地电压，所述第一电源端提供所述接地电压时，所述第二电源端提供所述电源电压。
12.可选的，所述第一控制单元包括：第一上拉晶体管、第二上拉晶体管和第三上拉晶体管；
13.所述第一上拉晶体管的第一端、所述第二上拉晶体管的第一端以及所述第三上拉晶体管的第一端相互连接，作为所述第一控制单元的第一端；
14.所述第一上拉晶体管的控制端、所述第二上拉晶体管的控制端以及所述第三上拉晶体管的控制端作为所述第一控制单元的控制端。
15.可选的，所述第一阻抗网络包括：第四上拉晶体管、第五上拉晶体管和第六上拉晶
体管；
16.所述第四上拉晶体管的第一端连接所述第一上拉晶体管的第二端，所述第五上拉晶体管的第一端连接所述第二上拉晶体管的第二端，所述第六上拉晶体管的第一端连接所述第三上拉晶体管的第二端；
17.所述第四上拉晶体管的第二端、所述第五上拉晶体管的第二端以及所述第六上拉晶体管的第二端相互连接，作为所述第一阻抗网络的第二端；
18.所述第四上拉晶体管的控制端、所述第五上拉晶体管的控制端以及所述第六上拉晶体管的控制端，作为所述第一阻抗网络的控制端。
19.可选的，所述第一上拉晶体管、所述第二上拉晶体管和所述第三上拉晶体管的尺寸呈等比数列，所述第四上拉晶体管、所述第五上拉晶体管和所述第六上拉晶体管的尺寸呈等比数列。
20.可选的，所述第二控制单元包括：第一下拉晶体管、第二下拉晶体管和第三下拉晶体管；
21.所述第一下拉晶体管的第一端、所述第二下拉晶体管的第一端以及所述第三下拉晶体管的第一端，作为所述第二控制单元的第一端；
22.所述第一下拉晶体管的第二端、所述第二下拉晶体管的第二端以及所述第三下拉晶体管的第二端相互连接，作为所述第二控制单元的第二端；
23.所述第一下拉晶体管的控制端、所述第二下拉晶体管的控制端以及所述第三下拉晶体管的控制端作为所述第二控制单元的控制端。
24.可选的，所述第二阻抗网络包括：第四下拉晶体管、第五下拉晶体管和第六下拉晶体管；
25.所述第四下拉晶体管的第一端、所述第五下拉晶体管的第一端以及所述第六下拉晶体管的第一端相互连接，作为所述第二阻抗网络的第一端；
26.所述第四下拉晶体管的第二端连接所述第一下拉晶体管的第一端，所述第五下拉晶体管的第二端连接所述第二下拉晶体管的第一端，所述第六下拉晶体管的第二端连接所述第三下拉晶体管的第一端；
27.所述第四下拉晶体管的控制端、所述第五下拉晶体管的控制端以及所述第六下拉晶体管的控制端，作为所述第二阻抗网络的控制端。
28.可选的，所述第一下拉晶体管、所述第二下拉晶体管和所述第三下拉晶体管呈等比数列，所述第四下拉晶体管、所述第五下拉晶体管和所述第六下拉晶体管呈等比数列。
29.可选的，所述驱动电路还包括：
30.第一驱动模块，其控制端接收所述第一驱动信号，其第一端连接所述第一电源端，其第二端连接所述输入输出端，用于对所述输入输出端进行驱动；
31.第三阻抗网络，其控制端接收第一目标校正信号，其第一端连接所述第一电源端，其第二端连接所述输入输出端，用于在所述第一目标校正信号的控制下校正所述第三阻抗网络的电阻值，所述第一目标校正信号是根据第三原始校正信号和所述第一驱动信号生成的；
32.所述第一驱动模块、所述第三阻抗网络、所述第一控制单元以及所述第一阻抗网络共同调节所述驱动电路的输出阻抗。
33.可选的，所述第一驱动模块包括：
34.第七上拉晶体管，其控制端作为所述第一驱动模块的控制端，用于接收所述第一驱动信号，其第一端作为第一驱动模块的第一端，其第二端作为所述第一驱动模块的第二端。
35.可选的，所述第三阻抗网络包括：第八上拉晶体管、第九上拉晶体管和第十上拉晶体管；
36.所述第八上拉晶体管的控制端、所述九上拉晶体管的控制端以及所述第十上拉晶体管的控制端作为所述第三阻抗网络的控制端，用于接收所述第一目标校正信号；
37.所述第八上拉晶体管的第一端、所述第九上拉晶体管的第一端以及所述第十上拉晶体管的第一端相互连接，作为所述第三阻抗网络的第一端；
38.所述第八上拉晶体管的第二端、所述第九上拉晶体管的第二端以及所述第十上拉晶体管的第二端相互连接，作为所述第三阻抗网络的第二端。
39.可选的，所述驱动电路还包括：
40.第二驱动模块，其控制端接收所述第二驱动信号，其第一端连接所述输入输出端，其第二端连接所述第二电源端，用于对所述输入输出端进行驱动；
41.第四阻抗网络，其控制端接收第二目标校正信号，其第一端连接所述输入输出端，其第二端连接所述第二电源端，用于在所述第二目标校正信号的控制下校正所述第四阻抗网络的电阻值，所述第二目标校正信号是根据第四原始校正信号和所述第二驱动信号生成的；
42.所述第二驱动模块、所述第四阻抗网络、所述第二控制单元以及所述第二阻抗网络共同调节所述驱动电路的输出阻抗。
43.可选的，所述第二驱动模块包括：
44.第七下拉晶体管，其控制端作为所述第二驱动模块的控制端，用于接收所述第二驱动信号，其第一端作为第二驱动模块的第一端，其第二端作为所述第二驱动模块的第二端。
45.可选的，所述第四阻抗网络包括：第八下拉晶体管、第九下拉晶体管和第十下拉晶体管；
46.所述第八下拉晶体管的控制端、所述九下拉晶体管的控制端以及所述第十下拉晶体管的控制端作为所述第四阻抗网络的控制端，用于接收所述第二目标校正信号；
47.所述第八下拉晶体管的第一端、所述第九下拉晶体管的第一端以及所述第十下拉晶体管的第一端相互连接，作为所述第四阻抗网络的第一端；
48.所述第八下拉晶体管的第二端、所述第九下拉晶体管的第二端以及所述第十下拉晶体管的第二端相互连接，作为所述第四阻抗网络的第二端。
49.第二方面，本公开一实施例提供一种半导体存储器，包括上述实施例涉及的驱动电路。
50.本公开提供的驱动电路包括第一控制单元和第一阻抗网络，第一控制单元的控制端接收第一驱动信号，第一控制单元的第一端连接第一电源端，第一控制单元的第二端连接第一阻抗网络的第一端，第一阻抗网络的控制端接收第一原始校正信号，第一阻抗网络的第二端连接输入输出端。第一控制单元控制第一阻抗网络内晶体管是否接通第一电源
端，第一阻抗网络基于第一原始校正信号控制第一阻抗网络内晶体管的状态以校正第一阻抗网络的电阻值。因此，第一控制单元在第一驱动信号的控制下控制第一阻抗网络内晶体管接通第一电源端，且第一阻抗网络在第一原始校正信号的控制下控制第一阻抗网络内晶体管关闭时，从输入输出端来看，第一阻抗网络内晶体管处于截止状态，从而能够减小输入输出端上的电容，提高数据传输质量。
附图说明
51.为了更清楚地说明本公开或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
52.图1为一种驱动电路的电路结构图；
53.图2为一种驱动电路的电路结构图；
54.图3为本公开一实施例提供的一种驱动电路的电路结构图；
55.图4为本公开一实施例提供的一种驱动电路的电路结构图。
具体实施方式
56.为使本公开的目的、技术方案和优点更加清楚，下面将结合本公开中的附图，对本公开中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
57.本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本公开旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由上面的权利要求书指出。
58.图1为一种驱动电路的电路结构图，如图1所示，驱动电路包括上拉模块(pull up driver strength，puds)10和下拉模块(pull down driver strength，pdds)20，上拉模块10包括上拉控制单元1011、上拉阻抗网络1012、第一驱动模块103以及第三阻抗网络104，下拉模块20包括下拉控制单元2011、下拉阻抗网络2012、第二驱动模块203以及第四阻抗网络204。
59.如图2所示，上拉控制单元1011的控制端接收第一驱动信号pumain，上拉控制单元1011的第一端连接上拉阻抗网络1012的第二端，上拉控制单元1011的第二端连接输入输出端dq。上拉阻抗网络1012的控制端接收第一原始校正信号zqpu0-zqpu2，上拉阻抗网络1012的第一端连接第一电源端vdd。第一驱动模块103的控制端接收第一驱动信号pumain，第一驱动模块103的第一端连接第一电源端vdd，第一驱动模块103的第二端连接输入输出端dq。第三阻抗网络104的控制端接收第一目标校正信号zqpu3-zqpu5，第三阻抗网络104的第一端连接第一电源端vdd，第三阻抗网络104的第二端连接输入输出端dq。
60.上拉控制单元1011在第一驱动信号pumain的控制下导通时控制上拉阻抗网络
1012内晶体管接通输入输出端，此时，第一驱动模块103在第一驱动信号pumain的控制下导通，并对输入输出端进行驱动。此时，若上拉阻抗网络1012在第一原始校正信号zqpu0-zqpu2的控制下导通，第三阻抗网络104在第一目标校正信号的作用下导通，上拉控制单元1011、上拉阻抗网络1012、第一驱动模块103以及第三阻抗网络104共同调节上拉模块10的输出阻抗，例如上拉上拉模块10的输出阻抗；若上拉阻抗网络1012在第一原始校正信号zqpu0-zqpu2的控制下关闭，以输入输出端来看，上拉控制单元1011和上拉阻抗网络1012连接处的电位是浮空的，即上拉阻抗网络1012内的晶体管处于浮空状态(drain/source floating)。需要说明的是，第一目标校正信号zqpu3-zqpu5是根据第三原始校正信号和第一驱动信号pumain生成的，第三原始校正信号为了调节上拉模块10的输出阻抗。
61.下拉控制单元2011的控制端接收第二驱动信号pdmain，下拉控制单元2011的第一端连接输入输出端dq，下拉控制单元2011的第二端连接下拉阻抗网络2012的第一端。下拉阻抗网络2012的控制端接收第二原始校正信号zqpd0-zqpd2，下拉阻抗网络2012的第二端连接第二电源端vss。第二驱动模块203的控制端接收第二驱动信号pdmain，第二驱动模块203的第一端连接输入输出端dq，第二驱动信号pdmain的第二端连接第二电源端vss。第四阻抗网络204的控制端接收第二目标校正信号zqpd3-zqpd5，第四阻抗网络204的第一端连接输入输出端dq，第四阻抗网络204的第二端连接第二电源端vss。
62.下拉控制单元2011在第二驱动信号pdmain的控制下导通时控制下拉阻抗网络2012内晶体管接通输入输出端，此时，第二驱动模块203在第二驱动信号pdmain的控制下导通，并对输入输出端进行驱动。此时，若下拉阻抗网络2012在第二原始校正信号zqpd0-zqpd2的控制下导通，第四阻抗网络204在第二目标校正信号zqpd3-zqpd5的作用下导通，下拉控制单元2011、下拉阻抗网络2012、第二驱动模块203以及第四阻抗网络204共同调节下拉模块20的输出阻抗，例如下拉下拉模块20的输出阻抗；若下拉阻抗网络2012在第二原始校正信号zqpd0-zqpd2的控制下关闭，以输入输出端来看，下拉控制单元2011和下拉阻抗网络2012连接处的电位是浮空的，即下拉阻抗网络2012内的晶体管处于浮空状态(drain/source floating)。需要说明的是，第二目标校正信号zqpd3-zqpd5是根据第四原始校正信号和第二驱动信号pdmain生成的，第四原始校正信号为了调节下拉模块20的输出阻抗。
63.需要说明的是，以输入输出端来看，上拉阻抗网络内晶体管处于浮空状态时输入输出端上的电容＞上拉阻抗网络内晶体管处于饱和状态(saturation region)时输入输出端上的电容＞上拉阻抗网络内晶体管处于线性状态(ohmic region)时输入输出端上的电容＞上拉阻抗网络内晶体管处于截止状态(cut-off region)时输入输出端上的电容。以输入输出端来看，下拉阻抗网络内晶体管处于浮空状态时输入输出端上的电容＞下拉阻抗网络内晶体管处于饱和状态时输入输出端上的电容＞下拉阻抗网络内晶体管处于线性状态时输入输出端上的电容＞下拉阻抗网络内晶体管处于截止状态时输入输出端上的电容。
64.图3和图4为本公开一实施例提供的一种驱动电路的电路图。如图3和图4所示，本公开提供的驱动电路包括第一控制单元101和第一阻抗网络102，第一控制单元101设有控制端、第一端和第二端，第一阻抗网络102设有控制端、第一端和第二端。第一控制单元101的控制端接收第一驱动信号pumain，第一控制单元101的第一端连接第一电源端vdd，第一控制单元101的第二端连接第一阻抗网络102的第一端。第一阻抗网络102的控制端接收第一原始校正信号zqpd0-zqpd2，第一阻抗网络102的第二端连接输入输出端dq。
65.第一控制单元101控制第一阻抗网络102内晶体管是否接通第一电源端vdd，第一阻抗网络102基于第一原始校正信号zqpd0-zqpd2控制第一阻抗网络102内晶体管的状态以校正第一阻抗网络102的电阻值。第一驱动信号pumain为第一电平信号时，第一控制单元101在第一驱动信号pumain的控制下控制第一阻抗网络102内晶体管接通第一电源端vdd，此时以输入输出端dq来看，第一阻抗网络102内晶体管可以处于导通状态或截止状态。当第一阻抗网络102基于第一原始校正信号zqpd0-zqpd2控制第一阻抗网络102内晶体管关闭时，第一阻抗网络102内晶体管处于截止状态，从而能够减小输入输出端dq上的电容，当第一阻抗网络102基于第一原始校正信号zqpd0-zqpd2控制第一阻抗网络102内晶体管处于导通状态时，第一阻抗网络102内晶体管共同校正第一阻抗网络102的电阻值，进而校正驱动电路的输出阻抗，从而能够在原有输出阻抗的范围内减小输入输出端dq上的电容，提高数据传输质量。
66.示例性地，第一原始校正信号zqpd0-zqpd2为第二电平信号时，第一阻抗网络102在第二电平信号控制下控制第一阻抗网络102内晶体管关闭，第一原始校正信号zqpd0-zqpd2为第一电平信号时，第一阻抗网络102在第一电平信号控制下控制第一阻抗网络102内晶体管导通。第一电平信号的电平大于第二电平信号的电平，例如，第一电平信号为1，第二电平信号为0。
67.在一些实施例中，第一控制单元101包括第一上拉晶体管、第二上拉晶体管和第三上拉晶体管。第一上拉晶体管的第一端、第二上拉晶体管的第一端以及第三上拉晶体管的第一端相互连接，作为第一控制单元101的第一端，连接第一电源端vdd。第一上拉晶体管的控制端、第二上拉晶体管的控制端以及第三上拉晶体管的控制端作为第一控制单元101的控制端，接收第一驱动信号pumain，参考图4所示，第一上拉晶体管的控制端、第二上拉晶体管的控制端以及第三上拉晶体管的控制端均接收第一驱动信号pumain。第一上拉晶体管、第二上拉晶体管以及第三上拉晶体管在第一驱动信号pumain的控制下控制第一阻抗网络102是否接通第一电源端vdd。各个晶体管的第一端可以为漏极，第二端为源极。当然，各个晶体管的第一端也可以为源极，第二端为漏极。
68.第一阻抗网络102包括第四上拉晶体管、第五上拉晶体管和第六上拉晶体管。第四上拉晶体管的第一端连接第一上拉晶体管的第二端，第五上拉晶体管的第一端连接第二上拉晶体管的第二端，第六上拉晶体管的第一端连接第三上拉晶体管的第二端。第四上拉晶体管的第二端、第五上拉晶体管的第二端以及第六上拉晶体管的第二端相互连接，作为第一阻抗网络102的第二端，连接输入输出端dq。第四上拉晶体管的控制端、第五上拉晶体管的控制端以及第六上拉晶体管的控制端作为第一阻抗网络102的控制端，接收第一原始校正信号zqpd0-zqpd2，例如第四上拉晶体管的控制端接收第一原始校正信号zqpu0，第五上拉晶体管的控制端接收第一原始校正信号zqpu1，第六上拉控制晶体管的控制端接收第一原始校正信号zqpu2。
69.则第一上拉晶体管在第一驱动信号pumain的控制下控制第四上拉晶体管是否接通第一电源端vdd，第二上拉晶体管在第一驱动信号pumain的控制下控制第五上拉晶体管是否接通第一电源端vdd，第三上拉晶体管在第一驱动信号pumain的控制下控制第六上拉晶体管是否接通第一电源端vdd。
70.第四上拉晶体管接通第一电源端vdd时，第四上拉晶体管在第一原始校正信号
zqpu0控制下导通或关闭，第五上拉晶体管接通第一电源端vdd时，第五上拉晶体管在第一原始校正信号zqpu1控制下导通或关闭，第六上拉晶体管接通第一电源端vdd时，第六上拉晶体管在第一原始校正信号zqpu2控制下导通或关闭。则，以输入输出端来看，第四上拉晶体管、第五上拉啊晶体管和第六上拉晶体管处于导通状态或截止状态。第四上拉晶体管、第五上拉晶体管和/或第六上拉晶体管处于截止状态时，能够减小输入输出端dq上的电容，第四上拉晶体管、第五上拉晶体管和/或第六上拉晶体管处于导通状态时，能够调节第一阻抗网络102的电阻值。
71.在一些实施例中，第一上拉晶体管、第二上拉晶体管和第三上拉晶体管的尺寸呈等比数列，例如，第一上拉晶体管的尺寸为w/2*l，第二上拉晶体管的尺寸为w/l，第三上拉晶体管的尺寸为2*w/l，w是晶体管沟道的宽，l是晶体管沟道的长，w/l为晶体管给沟道尺寸，即宽长比。第四上拉晶体管、第五上拉晶体管和第六上拉晶体管的尺寸呈等比数列，以便选择对应的晶体管调节第一阻抗网络102的电阻值，例如，第四上拉晶体管的尺寸和第一上拉晶体管的尺寸相同，第五上拉晶体管的尺寸和第二上拉晶体管的尺寸相同，第六上拉晶体管的尺寸和第三上拉晶体管的尺寸相同。
72.在一些实施例中，驱动电路还可以包括第一驱动模块103和第三阻抗网络104，第一驱动模块103设有控制端、第一端和第二端，第三阻抗网络104设有控制端、第一端和第二端。第一驱动模块103的控制端接收第一驱动信号pumain，第一驱动模块103的第一端连接第一电源端vdd，第一驱动模块103的第二端连接输入输出端dq。第三阻抗网络104的控制端接收第一目标校正信号zqpu3-zqpu5，第三阻抗网络104的第一端连接第一电源端vdd，第三阻抗网络104的第二端连接输入输出端dq。第一驱动模块103在第一驱动信号pumain的控制下导通时，对输入输出端dq进行驱动，第三阻抗网络104在第一目标校正信号zqpu3-zqpu5的控制下导通时能够与第一驱动模块103共同校正第三阻抗网络104的电阻值，第一目标校正信号zqpu3-zqpu5是根据第三原始校正信号和第一驱动信号pumain生成的，第三原始校正信号校正第三阻抗网络104的电阻值之前，作用于第三阻抗网络104的信号，第一驱动信号pumain为从dram内部经过并行转串行的数据输出信号且经过多级预驱动(pre-driver)生成的。例如，第一驱动信号pumain为第一电平信号时，可以生成第一目标校正信号zqpu3-zqpu5，从而可以利用第三阻抗网络104和第一驱动模块103校正驱动电路的输出阻抗。
73.因此，可以利用第一驱动模块103、第三阻抗网络104、第一控制单元101以及第一阻抗网络102共同调节驱动电路的输出阻抗。例如，第一驱动信号pumain为第一电平信号时，第一控制单元101导通，第一驱动模块103导通，此时若第一阻抗网络102在第一原始校正信号zqpu0-zqpu2的控制下导通，且第三阻抗网络104在第一目标校正信号zqpu3-zqpu5的控制下导通，可以利用第一控制单元101、第一阻抗网络102、第一驱动模块103以及第三阻抗网络104调节驱动电路的输出阻抗。
74.第一驱动模块103可以包括第七上拉晶体管，第七上拉晶体管的控制端作为第一驱动模块103的控制端，接收第一驱动信号pumain，第七上拉晶体管的第一端作为第一驱动模块103的第一端，连接第一电源端vdd，第七上拉晶体管的第二端作为第一驱动模块103的第二端，连接输入输出端dq，第七上拉晶体管用于对输入输出端dq进行驱动。第七上拉晶体管的尺寸可以为8*w/l。
75.第三阻抗网络104包括第八上拉晶体管、第九上拉晶体管和第十上拉晶体管。第八
上拉晶体管的控制端、第九上拉晶体管的控制端以及第十上拉晶体管的控制端作为第三阻抗网络104的控制端，接收第一目标校正信号zqpu3-zqpu5。第八上拉晶体管的第一端、第九上拉晶体管的第一端以及第十上拉晶体管的第一端相互连接，作为第三阻抗网络104的第一端，连接第一电源端vdd。第八上拉晶体管的第二端、第九上拉晶体管的第二端以及第十上拉晶体管的第二端相互连接，作为第三阻抗网络104的第二端，连接输入输出端dq。第八晶体管、第九晶体管和/或第十晶体管用于调节第三阻抗网络104的电阻值，进而调节驱动电路的输出阻抗。
76.第八上拉晶体管、第九上拉晶体管和第十上拉晶体管的尺寸呈等比数列，从而可以选择对应的晶体管调节第三阻抗网络104的电阻值，例如，第八上拉晶体管的尺寸为2*w/l，第九上拉晶体管的尺寸为4*w/l，第十上拉晶体管的尺寸为8*w/l。
77.在一些实施例中，驱动电路还包括第二控制单元201和第二阻抗网络202，第二控制单元201设有控制端、第一端和第二端，第二阻抗网络202设有控制端、第一端和第二端。第二控制单元201的控制端接收第二驱动信号pdmain，第二控制单元201的第一端连接第二阻抗网络202的第二端，第二控制单元201的第二端连接第二电源端vss。第二阻抗网络202的控制端接收第二原始校正信号zqpd0-zqpd2，第二阻抗网络202的第一端连接输入输出端dq。
78.第二控制单元201用于控制第二阻抗网络202内晶体管是否接通第二电源端vss，第二阻抗网络202基于第二原始校正信号zqpd0-zqpd2控制第二阻抗网络202内晶体管的状态以校正第二阻抗网络202的电阻值。第二驱动信号pdmain为第二电平信号时，第二控制单元201在第二驱动信号pdmain的控制下控制第二阻抗网络202内晶体管接通第二电源端vss，此时以输入输出端dq来看，第二阻抗网络202内晶体管可以处于导通状态或截止状态。当第二阻抗网络202基于第二原始校正信号zqpd0-zqpd2控制第二阻抗网络202内晶体管关闭时，第二阻抗网络202内晶体管处于截止状态，能够进一步减小输入输出端dq上的电容，当第一阻抗网络102基于第二原始校正信号zqpd0-zqpd2控制第二阻抗网络202内晶体管处于导通状态时，第二阻抗网络202内晶体管共同校正第二阻抗网络202的电阻值，进而校正驱动电路的输出阻抗。
79.示例性地，第二原始校正信号zqpd0-zqpd2为第一电平信号时，第二阻抗网络202在第一电平信号控制下控制第二阻抗网络202内晶体管关闭，第二原始校正信号zqpd0-zqpd2为第二电平信号时，第二阻抗网络202在第二电平信号控制下控制第二阻抗网络202内晶体管导通。
80.在一些实施例中，第一电源端vdd提供电源电压，第二电源端vss提供接地电压时，第一控制单元101和第一阻抗网络102用于上拉驱动电路的输出阻抗，第二控制单元201和第二阻抗网络202用于下拉驱动电路的输出阻抗。第一电源端vdd提供接地电压，第二电源端vss提供电源电压时，第一控制单元101和第一阻抗网络102用于下拉驱动电路的输出阻抗，第二控制单元201和第二阻抗网络202用于上拉驱动电路的输出阻抗。
81.在一些实施例中，第二控制单元201包括第一下拉晶体管、第二下拉晶体管和第三下拉晶体管。第一下拉晶体管的第一端、第二下拉晶体管的第一端以及第三下拉晶体管的第一端，作为第二控制单元201的第一端，连接第二阻抗网络202的第二端。第一下拉晶体管的第二端、第二下拉晶体管的第二端以及第三下拉晶体管的第二端相互连接，作为第二控
zqpd5的控制下导通时能够与第二驱动模块203共同校正第四阻抗网络204的电阻值，第二目标校正信号zqpd3-zqpd5是根据第四原始校正信号和第二驱动信号pdmain生成的，第二驱动信号pdmain为从dram内部经过并行转串行的数据输出信号且经过多级预驱动(pre-driver)生成的，第四原始校正信号是校正第四阻抗网络204的电阻值之前，作用于第四阻抗网络204的信号。例如，第二驱动信号pdmain为第二电平信号时，可以生成第二目标校正信号zqpd3-zqpd5，从而可以利用第四阻抗网络204和第二驱动模块203校正驱动电路的输出阻抗。
87.因而，可以利用第二驱动模块203、第四阻抗网络204、第二控制单元201以及第二阻抗网络202共同调节驱动电路的输出阻抗。例如，第二驱动信号pdmain为第二电平信号时，第二控制单元201导通，第二驱动模块203导通，此时若第二阻抗网络202在第二原始校正信号zqpd0-zqpd2的控制下导通，且第四阻抗204在第二目标校正信号zqpd3-zqpd5的控制下导通，可以利用第二控制单元201、第二阻抗网络202、第二驱动模块203以及第四阻抗网络204调节驱动电路的输出阻抗。
88.第二驱动模块203可以包括第七下拉晶体管，第七下拉晶体管的控制端作为第二驱动模块203的控制端，接收第二驱动信号pdmain，第七下拉晶体管的第一端作为第二驱动模块203的第一端，连接输入输出端dq，第七下拉晶体管的第二端作为第二驱动模块203的第二端，连接第二电源端vss，第七下拉晶体管用于对输入输出端dq进行驱动。第七下拉晶体管的尺寸可以为8*w/l。
89.第四阻抗网络204包括第八下拉晶体管、第九下拉晶体管和第十下拉晶体管。第八下拉晶体管的控制端、第九下拉晶体管的控制端以及第十下拉晶体管的控制端作为第四阻抗网络204的控制端，接收第二目标校正信号zqpd3-zqpd5。第八下拉晶体管的第一端、第九下拉晶体管的第一端以及第十下拉晶体管的第一端相互连接，作为第四阻抗网络204的第一端，连接输入输出端dq。第八下拉晶体管的第二端、第九下拉晶体管的第二端以及第十下拉晶体管的第二端相互连接，作为第四阻抗网络204的第二端，连接第二电源端vss。第八晶体管、第九晶体管和/或第十晶体管用于调节第四阻抗网络204的电阻值，进而调节驱动电路的输出阻抗。
90.第八下拉晶体管、第九下拉晶体管和第十下拉晶体管的尺寸呈等比数列，从而可以选择对应的晶体管调节第四阻抗网络204的电阻值，例如，第八下拉晶体管的尺寸为2*w/l，第九下拉晶体管的尺寸为4*w/l，第十下拉晶体管的尺寸为8*w/l。
91.参考图4所示，驱动电路还可以包括下拉电阻r，下拉电阻的第一端连接输入输出端dq，下拉电阻r的第二端连接第二阻抗网络202的第一端，通过下拉电阻r增大驱动电路的输出阻抗，进一步调节驱动电路的输出阻抗。
92.在上述技术方案中，第一控制单元可以在第一驱动信号的控制下控制第一阻抗网络内晶体管接通第一电源端，第一阻抗网络在第一原始校正信号的控制下控制第一阻抗网络内晶体管导通时，第一阻抗网络内晶体管能够调节第一阻抗网络的电阻值，第一阻抗网络在第一原始校正信号的控制下控制第一阻抗网络内晶体管关闭时，从输入输出端来看，第一阻抗网络内晶体管处于截止状态，从而能够在原有输出阻抗范围内减小输入输出端上的电容，提高数据传输质量。
93.本公开一实施例还提供一种半导体存储器，包括上述的驱动电路。
94.最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制。尽管参照前述各实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换。而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。