组对结构非易失性存储器的局部位线选择电路及操作方法与流程

1.本发明涉及非易失性存储技术领域，特别涉及一种组对结构非易失性存储器的局部位线选择电路、以及组对结构非易失性存储器的操作方法。


背景技术：

2.非易失性存储器（nvm）广泛地运用于我们日常生活的各个领域，包括嵌入式系统、数据存储类产品以及物联网系统。nvm存储芯片具有高密度、低价格、电可编程、可擦除等优点。随着工艺技术节点的不断缩小，nvm的存储单元（cell）尺寸相应地缩小。由于存储模块和外围辅助电路需要有较好的匹配性，因而对存储模块及其外围辅助电路的性能和集成度等提出了更高的要求。
3.目前的非易失性存储器中，位线（bitline，bl）和字线（wordline，wl）通常呈正交构造，存储单元以矩阵方式排布，在操作非易失性存储器时，例如对非易失性存储器进行读写时，对单个存储单元进行寻址。字线将同一行的存储单元的栅极连接在一起，位线将同一列的存储单元的源极或漏极连接在一起， 但有时为了减小读写过程中对所存储数据的干扰和减小高压驱动电路电荷泵（charge pump）的负载和面积，通常会将一整列上的存储单元在位线连接上分成若干个独立的局部位线（local bitline）, 每列的局部位线经由局部位线选择电路与全局位线（global bitline）相连。现有的非易失性存储器的局部位线选择电路的复杂度以及所用器件的种类、数量、版图的实现都会直接影响到整个存储模块的性能，且使得非易失性存储器的局部位线选择电路的面积较大。


技术实现要素：

4.本发明的目的之一是提供一种组对结构非易失性存储器的局部位线选择电路，能够在不影响非易失性存储器的存储单元的正常操作的情况下，显著减小局部位线选择电路的面积和复杂度，降低了芯片成本，并改善读写数据干扰，提高芯片可靠性。本发明还提供一种组对结构非易失性存储器的操作方法。
5.为了实现上述目的，本发明提供一种组对结构非易失性存储器的局部位线选择电路。本发明针对的组对结构非易失性存储器包括存储模块和与所述存储模块连接的多个局部位线组；每个所述局部位线组包括第一局部位线和第二局部位线。所述局部位线选择电路位于所述存储模块的外围，包括多个位线选择管组，每个所述位线选择管组包括第一位线选择管和第二位线选择管；一个所述位线选择管组与一个所述局部位线组对应连接，其中，所述第一位线选择管的漏极与所述第一局部位线连接，所述第二位线选择管的漏极与所述第二局部位线连接，第一全局位线与所述第一位线选择管的源极对应连接，第二全局位线与所述第二位线选择管的源极对应连接。
6.可选的，所述存储模块包括阵列排布的多个组对存储单元，所述存储模块中同一列的组对存储单元共用一个所述局部位线组；每个所述组对存储单元包括第一存储管和第二存储管，所述第一存储管的漏极和同一所述组对存储单元的第二存储管的源极连接，所
述第一存储管的栅极和所述第二存储管的栅极分别与两根不同的字线连接；与所述局部位线组对应的所述组对存储单元中，所述第一存储管的源极与所述第一局部位线连接，所述第二存储管的漏极与所述第二局部位线连接。
7.可选的，所述位线选择管组还包括dummy选择管，所述dummy选择管与同一个所述位线选择管组中的第二位线选择管位于所述存储模块的同一侧；所述dummy选择管的源极与所述存储模块中靠近所述dummy选择管的存储管共用一源漏区，且所述dummy选择管的源极与对应的所述局部位线组的第一局部位线连接；所述dummy选择管的漏极与同一个所述位线选择管组中的第二位线选择管的漏极共用一源漏区，且所述dummy选择管的漏极与对应的所述局部位线组的第二局部位线连接。
8.可选的，一个所述位线选择管组对应一个所述存储模块，且所述位线选择管组的第一位线选择管、第二位线选择管以及dummy选择管与对应的所述存储模块形成在同一阱区内。
9.可选的，同一所述位线选择管组中，所述第一位线选择管位于对应的所述存储模块的一侧，所述第二位线选择管和所述dummy选择管位于对应的所述存储模块的另一侧。
10.可选的，所述第一位线选择管、所述第二位线选择管和所述dummy选择管为相同导电类型的晶体管。
11.可选的，所述第一位线选择管、所述第二位线选择管以及所述dummy选择管与所述存储模块中的存储管共用有源区，所述第一位线选择管、所述第二位线选择管以及所述dummy选择管与所述存储管之间未设置隔离结构。
12.可选的，在所述存储模块的擦除和编程过程中，同一阱区内所有局部位线所连接的的存储管都能够通过其连接的字线所施加的电压设置为选中状态或未选中状态；在所述存储模块的数据读取过程中，通过位线选择管选中的局部位线所连接的存储管能够通过其连接的字线所施加的电压设置为选中状态或未选中状态，未选中的局部位线所连接的存储管均处于非读取状态。
13.本发明还提供一种组对结构非易失性存储器的操作方法，利用上述的局部位线选择电路对所述组对结构非易失性存储器的选中存储模块进行擦除操作，对所述选中存储模块进行擦除操作的方法包括：对所述选中存储模块所在的阱区施加正电压；所述选中存储模块中需要擦除的存储管连接的字线施加第一负电压，其余的存储管连接的字线均施加正电压；以及所述组对结构非易失性存储器的全局位线均施加正电压或悬浮；所述全局位线施加的正电压通过所述选中存储模块对应的所述位线选择管组的选择管传递至所述选中存储模块连接的局部位线。
14.本发明还提供一种组对结构非易失性存储器的操作方法，利用上述的局部位线选择电路对所述组对结构非易失性存储器的选中存储模块进行编程操作；将所述选中存储模块中需要编程的组对存储单元称为选中组对存储单元，所述选中组对存储单元内的第一存储管和第二存储管中的一个为需要编程的存储管，另一个作为选择管；对所述选中存储模块进行编程操作的方法包括：对所述选中存储模块所在的阱区施加第一负电压；
所述选中组对存储单元中，所述需要编程的存储管连接的字线施加正电压，所述选中组对存储单元中作为选择管的存储管连接的字线施加第二负电压；所述选中存储模块中与所述选中组对存储单元不同行的组对存储单元连接的字线均施加第二负电压；所述选中组对存储单元对应的两根全局位线均施加第一负电压且通过对应的所述位线选择管组的选择管传递至所述选中组对存储单元对应的两根局部位线；所述选中存储模块中与所述选中组对存储单元不同列的未选中组对存储单元对应的全局位线均施加抑制电压，且所述抑制电压通过所述位线选择管组的位线选择管传递至所述未选中组对存储单元对应的局部位线组；以及所述选中组对存储单元对应的位线选择管组的所有选择管的栅极连接的导电线均施加一大于位线选择管阈值电压的电压。
15.本发明还提供一种组对结构非易失性存储器的操作方法，利用上述的局部位线选择电路对所述组对结构非易失性存储器的选中存储模块进行读取操作；将所述选中存储模块中需要读取的组对存储单元称为选中组对存储单元，所述选中组对存储单元内的第一存储管和第二存储管中的一个为需要读取的存储管，另一个作为选择管；对所述选中存储模块进行读取操作的方法包括：对所述选中存储模块所在的阱区施加零伏电压；所述需要读取的存储管连接的字线施加零伏电压，所述选中组对存储单元中作为选择管的存储管连接的字线施加开启正电压；与所述需要读取的存储管连接同一条局部位线的存储管称为对位存储管，所述对位存储管连接的字线施加正电压；所述对位存储管所在的组对存储单元中的另一个存储管连接的字线施加关断负电压；针对所述选中存储模块对应的所述位线选择管组，所述第一位线选择管和所述第二位线选择管的栅极连接的导电线均施加位线选择管开启电压，所述dummy选择管的栅极连接的导电线施加零伏电压；针对未选中存储模块对应的所述位线选择管组，所述第一位线选择管和所述第二位线选择管的栅极连接的导电线均施加零伏电压；所述需要读取的存储管对应的全局位线施加零伏电压且通过所述位线选择管组中对应的选择管传递至所述需要读取的存储管对应的局部位线；所述选中组对存储单元中作为选择管的存储管对应的全局位线施加读取正电压且通过所述位线选择管组中对应的选择管传递至所述作为选择管的存储管对应的局部位线；以及与所述选中存储单元不同列的组对存储单元对应的两根全局位线均施加零伏电压。
16.本技术的组对结构非易失性存储器的局部位线选择电路及组对结构非易失性存储器的操作方法具有以下优势：（1）所述局部位线选择电路所用的器件数量较少、电路较为简单，有助于减小局部位线选择电路占用的芯片面积，降低芯片成本；而且在对组对结构非易失性存储器的存储模块进行擦除、编程和读取操作时使用的逻辑控制信号均较为简单，有助于提高存储器的可靠性；（2）局部位线选择电路中位线选择管组的选择管与存储模块共用阱区和有源区，
局部位线选择电路与存储模块无需隔离，即局部位线选择电路与存储模块之间无需设置隔离结构，存储模块的局部位线与局部位线选择电路中的选择管能够源漏连接，有利于节省版图面积，提高芯片的集成度，降低芯片成本；（3）由于所述局部位线选择电路所占芯片面积较小，所以在保持产品竞争力的情况下，每根局部位线上所带的存储管行数可以减少至32行甚至更低；（4）利用所述局部位线选择电路对组对结构非易失性存储器的存储模块进行操作时，例如，进行编程和擦除时，组对存储单元连接的两条局部位线的电位可以完全一致；进行编程、擦除和读取操作时，可以采用不同的存储模块大小，即当编程或擦除时，全局位线会选中同一阱区中所对应的所有局部位线，并将全局位线上的电压传输至所有的局部位线，当读取时，每次读取时全局位线能够仅选中所需读取的组对存储单元对应的局部位线，这样选中存储模块中未选中行的数量可显著减小，由此带来的好处有：可以减小读取时驱动未选中行电荷泵（charge bump）的驱动能力，减低电荷泵的复杂度，减小电荷泵的面积；可以显著减小数据读取操作时引起的相邻字线上存储管的数据干扰；局部位线的漏电流通道较少，可改善读取窗口，提高数据保持特性。
附图说明
17.图1为现有的一种组对结构非易失性存储器的架构图。
18.图2为本发明一实施例的组对结构非易失性存储器的架构图。
19.图3为本发明一实施例的组对结构非易失性存储器的布局图。
20.图4为对本发明一实施例的组对结构非易失性存储器进行擦除操作的电压施加情况示意图。
21.图5为对本发明一实施例的组对结构非易失性存储器进行编程操作的电压施加情况示意图。
22.图6为对本发明一实施例的组对结构非易失性存储器进行读取操作的电压施加情况示意图。
具体实施方式
23.目前大多非易失性存储器的位线选择电路需要传输不同大小的电压来满足存储器不同工作模式（例如擦写、编程或读取）的要求，特别对一些利用正负分压来编程（program）和擦除（erase）的非易失性存储器来说，从全局位线到局部位线的选择电路会更加复杂。目前通用的全局位线到局部位线的选择电路在不同工作模式下，选中存储阵列（也可以称为存储模块）所对应的存储容量大小通常是一致的。
24.图1为现有的一种组对结构非易失性存储器的架构图。如图1所示，图1的虚线框中为一存储模块（block）及其对应的局部位线选择电路，array pwell内为存储阵列，存储阵列包含2n行存储管。每一个存储阵列中包括多个组对存储单元，同一个组对存储单元的两个存储管分别与两根局部位线lbl_a和lbl_b连接，且同一列的组对存储单元共用两根局部位线lbl_a和lbl_b，当一根局部位线作为选择位线（bitline）时，另外一根作为源极选择线（source line）。
25.当对存储阵列中的组对存储单元进行编程、擦除和读取的操作时，局部位线（lbl_
a和lbl_b）的电压由全局位线（global bitline）经由选择电路传递进来，然后再经局部位线传送到组对存储单元中的存储管的源漏两级，从而结合存储管栅极（wl）和存储管存底 (即array pw) 电压对nvm的组对存储单元进行操作。
26.如图1所示，每组局部位线包括局部位线lbl_a和局部位线lbl_b，每组局部位线的选择电路由两个nmos（即n1和n2）和4个pmos组成（即p1、p2、p3和p4）组成。在进行擦除操作时，局部位线需要的正压通过p1和p2传入； 在进行编程操作时，被选中的局部位线的负压由选中的全局位线通过n1或n2传入, 未选中的局部位线的抑制电压（inhibit voltage）由未选中的全局位线通过p1或p2传入。在进行读取操作时，选中的局部位线组中的一根局部位线施加0.6v~1v的正电压，会由全局位线通过n1或n2选择传入，另一根局部位线施加的0v电压会由全局源选择线（global sl）通过p4或p3传入。
27.图1的局部位线选择电路具有以下特点：（1）组对存储单元在不同工作模式下，全局位线的电压会经由不同路径传输至局部位线，电路相对复杂，逻辑控制信号较多。不论是擦除、编程还是读取，都可以控制局部位线的开关，改变局部位线上的电压。
28.（2）该局部位线选择电路设计中，所用器件为cmos逻辑工艺中的标准io器件或hv器件，这些器件都有自己独立的nwell或pwell，如图1所示的hv nwell或hv pwell，存储阵列也有自己的array pwell, 这些阱（well）之间由于工作中存在电压差异，所以相邻的阱之间均要做隔离，这样使得局部位线选择电路版图与存储阵列版图占用的面积比较大，当一组局部位线local bitline与512行存储管相连时，局部位线选择电路版图可占存储器器件区面积的15%，存储器器件区面积包括存储阵列面积和外围的选择电路面积，这显著增加了芯片的面积和应用成本。
29.（3）如（2）所述，局部位线选择电路所占器件区的面积比例较大，为了保持产品的竞争力，每个局部位线上所带的存储管行数很难低于512；加之全局位线到局部位线的选择电路在编程、擦除和读取时，选中存储模块的存储容量（行数）大小一致，由此产生的不利因素有：a）数据读取时，需要更大的电荷泵（charge bump）来驱动未选中行的存储管，也增加了相邻行的存储管的数据干扰次数；b）位线的漏电流通道较大，消耗读取窗口（sense window），降低数据的保持特性。
30.为了解决上述问题，本实施例提供一种组对结构非易失性存储器的局部位线选择电路。
31.本实施例的组对结构非易失性存储器包括存储模块、对应于所述存储模块的局部位线选择电路、以及所述存储模块连接的多个局部位线组。所述存储模块中同一列的组对存储单元共用一个局部位线组。所述局部位线选择电路位于所述存储模块的外围，包括多个位线选择管组，每个所述位线选择管组包括第一位线选择管和第二位线选择管；一个所述位线选择管组与一个所述局部位线组对应连接，其中，所述第一位线选择管的漏极与所述第一局部位线连接，所述第二位线选择管的漏极与所述第二局部位线连接，第一全局位线与所述第一位线选择管的源极对应连接，第二全局位线与所述第二位线选择管的源极对应连接。
32.以下结合附图和具体实施例对本发明提出的组对结构非易失性存储器的局部位线选择电路作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的
是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
33.图2为本发明一实施例的组对结构非易失性存储器的架构图。图3为本发明一实施例的组对结构非易失性存储器的布局图（layout）。如图2和图3所示，所述存储模块包括阵列排布的多个组对存储单元，每个所述组对存储单元包括第一存储管m1和第二存储管m2，所述第一存储管m1的漏极和同一所述组对存储单元的第二存储管m2的源极连接，所述第一存储管m1的栅极和所述第二存储管m2的栅极分别与两根不同的字线连接。
34.作为示例，图2的虚线矩形框和图3中的虚线大矩形框内均为一个存储模块（block）和其对应的局部位线选择电路。存储模块如图2中点划线矩形框所示，存储模块包括阵列排布的6个组对存储单元，但存储模块中组对存储单元的数量并不限于此。
35.如图3所示，同一行的组对存储单元的所有第一存储管m1位于同一行，同一行的组对存储单元的所有第二存储管m2位于同一行；同一行的第一存储管m1的栅极可以连接在一起，同一行的第二存储管m2的栅极可以连接在一起，且第一存储管m1和第二存储管m2的栅极的材料均可为多晶硅，但不限于此。
36.结合图2和图3所示，同一行的第一存储管m1连接同一条字线，同一行的第二存储管m2连接同一条字线，例如，第一行的组对存储单元的第一存储管m1的栅极均连接字线wl01_a，第一行的组对存储单元的第二存储管m2的栅极均连接字线wl01_b，第二行的组对存储单元的第一存储管m1的栅极均连接字线wl02_a，第二行的组对存储单元的第二存储管m2的栅极均连接字线wl02_b，第三行的组对存储单元的第一存储管m1的栅极均连接字线wl03_a，第三行的组对存储单元的第二存储管m2的栅极均连接字线wl03_b。
37.如图2所示，每个所述局部位线组包括第一局部位线lbl_a和第二局部位线lbl_b，所述存储模块中同一列的组对存储单元共用一个局部位线组。与所述局部位线组对应的所述组对存储单元中，所述第一存储管m1的源极与所述第一局部位线lbl_a连接，所述第二存储管m2的漏极与所述第二局部位线lbl_b连接。
38.其中，对一组对存储单元进行读取操作时，组对存储单元的第一存储管m1和第二存储管m2中的一个作为选中存储管，另一个作为选中存储管的选择管，该组对存储单元对应的局部位线组中的一根局部位线作为选择位线（bitline），另外一根可以作为源极选择线（source line）。
39.组对结构非易失性存储器的局部位线选择电路位于存储器的存储模块的外围，所述局部位线选择电路包括多个位线选择管组，如图2所示，每个所述位线选择管组包括第一位线选择管n1和第二位线选择管n2；一个所述位线选择管组与一个所述局部位线组对应连接，其中，所述第一位线选择管n1的漏极与所述第一局部位线lbl_a连接，所述第二位线选择管n2的漏极与所述第二局部位线lbl_b连接；一个局部位线组对应两根全局位线，第一全局位线gbl_a与所述第一位线选择管n1的源极连接，第二全局位线gbl_b与所述第二位线选择管n2的源极连接。
40.第一局部位线lbl_a、第二局部位线lbl_b、第一全局位线gbl_a和第二局部位线lbl_b均可以为金属线，且均可以沿着多个组对存储单元的列排列方向（即图2中的竖直方向）伸长。全局位线可以位于局部位线的上方。
41.本实施例中，同一列的组对存储单元对应一组局部位线组、两根全局位线和一个
位线选择管组。在对存储模块进行编程、擦除和读取操作时，组对存储单元对应的两根全局位线上的电压分别通过对应的位线选择管组的第一位线选择管n1和第二位线选择管n2传递到对应的局部位线，再由局部位线施加在对应的组对存储单元的存储管的源漏极。
42.需要说明的是，本实施例中，组对存储单元的存储管的源极和漏极是可以互换的，位线选择管组的选择管的源极和漏极也是可以互换的，“源极和漏极可以互换”是指“源极可以称为漏极，漏极相应的可以称为源极”。
43.本实施例中，组对结构非易失性存储器可以包括多个存储模块，例如图2中点划线矩形框上方的第一存储管m1和第二存储管m2属于上方的存储模块，点划线矩形框下方的第一存储管m1和第二存储管m2属于下方的存储模块。一个所述位线选择管组对应一个所述存储模块的一列组对存储单元。
44.如图2和图3所示，每个所述位线选择管组还可以包括dummy选择管n3，所述dummy选择管n3与同一个所述位线选择管组中的第二位线选择管n2位于对应的存储模块的同一侧。同一个位线选择管组中，所述第一位线选择管n1位于对应的所述存储模块的一侧，所述第二位线选择管n2和所述dummy选择管n3位于对应的所述存储模块的另一侧。
45.如图2和图3所示，所述第一位线选择管n1的漏极与与存储模块中靠近第一位线选择管n1的存储管（如为第一存储管m1）共用一源漏区。所述dummy选择管n3的源极与所述存储模块中靠近所述dummy选择管n3的存储管共用一源漏区，且所述dummy选择管n3的源极与对应的所述局部位线组的第一局部位线lbl_a连接；所述dummy选择管n3的漏极与同一个所述位线选择管组中的第二位线选择管n2的漏极共用一源漏区，且所述dummy选择管n3的漏极与对应的所述局部位线组的第二局部位线lbl_b连接。
46.如图3所示，存储模块中的第一存储管m1和第二存储管m2的源极或漏极，以及位线选择管组中的第一位线选择管n1、第二位线选择管n2和dummy选择管n3的源极和漏极均通过接触插塞（ct）引出。
47.如图2和图3所示，对应于同一个存储模块的多个位线选择管组中，所有的第一位线选择管n1可以在该存储模块的一侧成行排列且栅极可以通过导电线连接在一起，所有的第二位线选择管n2可以在该存储模块的一侧成行排列且栅极可以通过导电线连接在一起，所有的dummy选择管n3可以在该存储模块的一侧成行排列且栅极通过导电线连接在一起。所述导电线可以为金属线，但不限于此。
48.如图2所示，一个存储模块形成在一个阱区内。例如，所述阱区为p型，即所述阱区为图2中的array pwell，所述存储模块中的存储管均为n型，但不限于此。在其它实施例中，所述阱区还可以为n型，所述存储模块中的存储管均可以为p型。如图2所示，组对结构非易失性存储器的多个存储模块可以形成在同一个阱区中，相邻的存储模块之间设置有局部位线选择电路。
49.本实施例中，所述第一位线选择管n1、所述第二位线选择管n2和所述dummy选择管n3可以为相同导电类型的晶体管，例如均为n型。所述位线选择管组的第一位线选择管n1、第二位线选择管n2以及dummy选择管n3与对应的存储模块形成在同一阱区内，如图2所示，例如均形成在array pwell中。如图3所示，所述第一位线选择管n1、所述第二位线选择管n2以及所述dummy选择管n3与所述存储模块中的存储管可以共用有源区，所述第一位线选择管n1、所述第二位线选择管n2以及所述dummy选择管n3与所述存储管之间未设置隔离结构。
如此设置第一位线选择管n1、第二位线选择管n2和dummy选择管n3有利于简化局部位线选择电路，减小局部位线选择电路占用的芯片面积，降低芯片成本。
50.本实施例还提供组对结构非易失性存储器的操作方法，其利用上述的局部位线选择电路对组对结构非易失性存储器的选中存储模块进行擦除、编程和读取操作。所谓选中存储模块是指需要擦除、编程或是读取的存储模块。
51.在本实施例的组对结构非易失性存储器的存储模块的擦除过程中，同一阱区内所有局部位线所连接的的存储管都能够通过其连接的字线所施加的电压设置为选中状态或未选中状态，此时，“选中状态”可指“能够擦除的状态”，“未选中状态”可指“不能够擦除的状态”。
52.在本实施例的组对结构非易失性存储器的存储模块的编程过程中，同一阱区内所有局部位线所连接的的存储管都能够通过其连接的字线所施加的电压设置为选中状态或未选中状态，此时，“选中状态”可指“能够编程的状态”，“未选中状态”可指“不能够编程的状态”。
53.在本实施例的组对结构非易失性存储器的存储模块的数据读取过程中，通过位线选择管选中的局部位线所连接的存储管能够通过其连接的字线所施加的电压设置为选中状态（即读取状态）或未选中状态（非读取状态），未选中的局部位线所连接的存储管均处于非读取状态。
54.需要说明的是，为了便于描述，下文将上文中“第一局部位线lbl_a”和“第二局部位线lbl_b”简称为局部位线lbl_a、lbl_b。
55.具体的，对所述选中存储模块进行擦除操作的方法包括：对所述选中存储模块所在的阱区施加正电压；所述选中存储模块中需要擦除的存储管连接的字线施加第一负电压，其余的存储管连接的字线施加正电压；所述组对结构非易失性存储器的全局位线均施加正电压或悬浮，所述全局位线施加的正电压能够通过所述选中存储模块对应的所述位线选择管组的选择管传递至所述选中存储模块连接的局部位线。
56.图4为对本发明一实施例的组对结构非易失性存储器进行擦除操作的电压施加情况示意图。图4中，虚线矩形框内为选中存储模块及其对应的局部位线选择电路，点划线矩形框内为选中存储模块。作为示例，如图4所示，对选中存储模块进行擦除操作时，对选中存储模块所在的阱区（即array pwell）施加正电压vpos；选中存储模块中需要擦除的存储管连接的字线wl01_a施加第一负电压vneg1，此时字线wl01_a为选中字线，其余的存储管连接的字线wl01_b、wl02_a、wl02_b、wl03_a和wl03_b均施加正电压vpos；组对结构非易失性存储器的全局位线gbl_a1、gbl_b1、gbl_a2、gbl_b2均施加正电压vpos或悬浮（floating）；全局位线施加的正电压通过选中存储模块对应的位线选择管组的选择管，例如第一位线选择管n1和第二位线选择管n2传递至选中存储模块连接的局部位线lbl_a和lbl_b。
57.需要说明的是，以存储管为n型为例，对于选中字线对应的行来说，存储管的沟道处于多子累计状态，此时，不管连接到存储管源漏极的局部位线lbl_a和lbl_b是处于正电压vpos或悬浮状态，需要擦除的存储管都能被正常擦除。
58.为了简化局部位线选择电路，在擦除过程中将局部位线和全局位线设置为悬浮，这样与图1所示的局部位线选择电路相比，本实施例的局部位线选择电路中可以减少一用以传输正电压的pmos，可以减少pmos对应的一额外nwell，可显著减小局部位线选择电路的
版图面积。
59.由于将局部位线与全局位线都设置为悬浮状态，所以他们之间的第一位线选择管n1和第二位线选择管n2的开关状态对局部位线的状态没有影响，所以第一位线选择管n1和第二位线选择管n2的栅极连接的导电线lbl_sg_01_a和lbl_sg_01_b施加的电压vpwr可以为一正电源电压或正电压vpos。擦除时同一局部位线组的两根局部位线上的电位是一致的，所以dummy选择管n3的栅极连接的导电线dummy_sg_01所加电压可与导电线lbl_sg01-a和lbl_sg-1_b一致。
60.对选中存储模块进行擦除操作时，未选中存储模块对应的位线选择管组的选择管的栅极连接的导电线施加的电压可以为vpwr，即与选中存储模块对应的位线选择管组的选择管的栅极连接的导电线施加的电压相同，例如图4中，导电线lbl_sg_00_a、lbl_sg_02_b和dummy _sg_02施加的电压也均为vpwr。未选中存储模块中的存储管的栅极连接的字线均施加正电压vpos。
61.对所述选中存储模块进行编程操作时，将所述选中存储模块中需要编程的组对存储单元称为选中组对存储单元，所述选中组对存储单元内的第一存储管m1和第二存储管m2中的一个为需要编程的存储管，另一个作为选择管。
62.对选中存储模块进行编程操作的方法包括：对所述选中存储模块所在的阱区施加第一负电压；所述选中组对存储单元对应的位线选择管组的所有选择管的栅极连接的导电线均施加一大于位线选择管阈值电压的电压；所述选中组对存储单元中，所述需要编程的存储管连接的字线施加正电压，所述选中组对存储单元中作为选择管的存储管连接的字线施加第二负电压；所述选中存储模块中与所述选中组对存储单元不同行的组对存储单元连接的字线均施加第二负电压；所述选中组对存储单元对应的两根全局位线均施加第一负电压且通过对应的所述位线选择管组的选择管传递至所述选中组对存储单元对应的两根局部位线；所述存储模块中与所述选中组对存储单元不同列的未选中组对存储单元对应的全局位线均施加抑制电压，且所述抑制电压通过所述位线选择管组的位线选择管传递至所述未选中组对存储单元对应的局部位线组。
63.图5为对本发明一实施例的组对结构非易失性存储器进行编程操作的电压施加情况示意图。图5中，虚线矩形框内为选中存储模块及其对应的局部位线选择电路，点划线矩形框内为选中存储模块。以下以图5作为示例对所述对选中存储模块进行编程操作的方法进行说明。
64.如图5所示，对选中存储模块进行编程操作时，对所述选中存储模块所在的阱区array pwell施加第一负电压vneg1。
65.选中组对存储单元中，需要编程的存储管（此时为图5中为m2）连接的字线wl01_b施加正电压，选中组对存储单元中作为选择管的存储管（此时为图5中为m1）连接的字线wl01_a施加第二负电压vneg2，其中第二负电压vneg2的绝对值小于第一负电压vneg1的绝对值。选中存储模块中与选中组对存储单元不同行的组对存储单元连接的字线wl02_a、wl02_b、wl03_a和wl03_b均施加第二负电压vneg2。
66.选中组对存储单元对应的两根全局位线gbl_a1和gbl_b1均施加第一负电压vneg1，且全局位线gbl_a1和gbl_b1上的第一负电压vneg1通过选中组对存储单元对应的第一位线选择管n1和第二位线选择管n2传递至选中组对存储单元对应的两根局部位线lbl_a
和lbl_b，再由局部位线lbl_a和lbl_b传递至其连接的存储管的源漏极。
67.选中存储模块中与选中组对存储单元不同列的未选中组对存储单元，如图5中第二列的组对存储单元对应的全局位线gbl_a2和gbl_b2均施加抑制电压vinh，且抑制电压vinh通过第二列组对存储单元对应的第一位线选择管n1和第二位线选择管n2传递至第二列组对存储单元对应的局部位线lbl_a和lbl_b。
68.选中组对存储单元对应的第一位线选择管n1、第二位线选择管n2和dummy选择管n3的栅极连接的导电线lbl_sg_01_a、lbl_sg_01_b、和dummy_sg_01均施加一大于位线选择管阈值电压的电压，使得第一位线选择管n1、第二位线选择管n2和dummy选择管n3的栅极开启，以将第一负电压vneg1传递至选中组对存储单元对应的局部位线。由于导电线lbl_sg_01_a、lbl_sg_01_b、和dummy_sg_01还分别连接与第二列的组对存储单元对应的第一位线选择管n1、第二位线选择管n2和dummy选择管n3的栅极，即第二列的组对存储单元对应的第一位线选择管n1、第二位线选择管n2和dummy选择管n3的栅极也被施加大于位线选择管阈值电压的电压，从而抑制电压vinh可以通过位线选择管和局部位线传递至第二列的组对存储单元。该大于位线选择管阈值电压的电压的大小大于抑制电压vinh和第一位线选择管n1的阈值电压vth之和，例如可以为1.8v~2.0v，但不限于此。本实施例中，第一位线选择管n1、第二位线选择管n2和dummy选择管n3的阈值电压的大小可以相同。
69.在对选中存储模块进行编程时，所有局部位线组内的两根局部位线lbl_a和lbl_b的电位始终一致，所以同组内的两根局部位线所对应的控制信号（即栅极电位）也可以一致。因此，在进行编程操作时，选中存储模块对应的所有第一位线选择管n1、第二位线选择管n2和dummy选择管n3的栅极均可施加相同的栅极开启电压，如此使得控制信号较为简单。
70.如图5所示，在对选中存储模块进行编程时，未选中存储模块对应的位线选择管组的第一位线选择管n1的栅极和第二位线选择管n2的栅极连接的导电线lbl_sg_00_a、lbl_sg_02_b施加的电压可以为0v~-1.0v，dummy选择管n3的栅极连接的导电线dummy _sg_02施加的电压可以为1.8v~2.0v。未选中存储模块连接的字线均施加第二负电压vneg2。
71.对选中存储模块进行读取操作时，将选中存储模块中需要读取的组对存储单元称为选中组对存储单元，选中组对存储单元内的第一存储管和第二存储管中的一个为需要读取的存储管，另一个作为选择管。对所述选中存储模块进行读取操作的方法包括：对所述选中存储模块所在的阱区施加零伏电压；所述需要读取的存储管连接的字线施加零伏电压，所述选中组对存储单元中作为选择管的存储管连接的字线施加开启正电压；与所述需要读取的存储管连接同一条局部位线的存储管称为对位存储管，所述对位存储管连接的字线施加正电压，所述对位存储管所在的组对存储单元中的另一个存储管连接的字线施加关断负电压；针对所述选中存储模块对应的所述位线选择管组，所述第一位线选择管和所述第二位线选择管的栅极连接的导电线均施加位线选择管开启电压，所述dummy选择管的栅极连接的导电线施加零伏电压；针对未选中存储模块对应的所述位线选择管组，所述第一位线选择管和所述第二位线选择管的栅极连接的导电线均施加零伏电压；所述需要读取的存储管对应的全局位线施加零伏电压且通过所述位线选择管组
中对应的选择管传递至所述需要读取的存储管对应的局部位线；所述选中组对存储单元中作为选择管的存储管对应的全局位线施加读取正电压且通过所述位线选择管组中对应的选择管传递至所述作为选择管的存储管对应的局部位线；与所述选中存储单元不同列的组对存储单元对应的两根全局位线均施加零伏电压。
72.图6为对本发明一实施例的组对结构非易失性存储器进行读取操作的电压施加情况示意图。图6中虚线矩形框内为一个存储模块（block）和其对应的局部位线选择电路，点划线矩形框内为一存储模块。以下以图6作为示例对所述对选中存储模块进行读取操作的方法进行说明。
73.作为示例，如图6所示，对选中存储模块所在的阱区array pwell施加零伏电压。
74.需要读取的存储管（此时为m2）连接的字线wl01_b施加的电压vmg_sel为零伏电压，如此不会对读取目标数据产生干扰。所述选中组对存储单元中作为选择管的存储管（此时为m1）连接的字线wl01_a施加开启正电压vpass_sel，使得作为选择管的存储管开启。开启正电压vpass_sel大于存储管编程后的阈值电压（vth_pgm)，但小于vpos。
75.与需要读取的存储管（图6中点划线矩形框内第一行第一列的组对存储单元的第二存储管m2）连接同一条局部位线lbl_b的存储管称为对位存储管（图6中点划线矩形框内第一列第二行、第一列第三行的组对存储单元的第二存储管m2）。对位存储管所在的组对存储单元中的另一个存储管连接的字线wl02_a、wl03_a施加关断负电压vpass_unsel。为了保持字线wl02_a、wl03_a上所有管均处于关断（“off”）状态，关断负电压vpass_unsel为小于存储管擦除后的阈值电压（vth_ers)，但大于第一负电压vneg1。对位存储管连接的字线wl02_b、wl03_b施加的电压vmg_unsel为正电压，vmg_unsel为大于存储管编程后的阈值电压（vth_pgm)，但小于vpos，vmg_unsel用着补偿关断负电压vpass_unsel产生的软擦除效应。
76.针对选中存储模块对应的位线选择管组，第一位线选择管n1和第二位线选择管n2的栅极连接的导电线lbl_sg_01_a、lbl_sg_01_b均施加位线选择管开启电压vsg_sel，vsg_sel可以为2v~3v，但不限于此。为了防止选中组对存储单元对应的两根局部位线穿通，选中存储模块对应的dummy选择管n3的栅极连接的导电线dummy_sg_01施加零伏电压。
77.需要读取的存储管对应的全局位线gbl_b1施加零伏电压且通需要读取的存储管对应的第二位线选择管n2传递至所述需要读取的存储管对应的局部位线lbl_b，再由局部位线lbl_b传递至需要读取的存储管；选中组对存储单元中作为选择管的存储管对应的全局位线gbl_a1施加读取正电压vread_bl且通过对应的第一位线选择管n1传递至所述作为选择管的存储管对应的局部位线lbl_a，再由局部位线lbl_a传递至作为选择管的存储管。此时，局部位线lbl_a作为选择位线，局部位线lbl_b作为源极线（source line）。读取正电压vread_bl的大小可以为0.4v~1.1v，但不限于此。
78.与选中存储单元不同列的组对存储单元（即选中存储模块的第二列组对存储单元）对应的两根全局位线gbl_a2、gbl_b2均施加零伏电压且通过第二列组对存储单元对应的局部位线传递。
79.由于读取过程中选中存储模块的全局位线与局部位线通过第一位线选择管n1和第二位线选择管n2相通，选中字线wl01_bl连接的第二存储管m2的数据就可以通过同一组
对存储单元中第一存储管m1（此时为选择管）连接的局部位线lbl_a上的电流来判定第二存储管m2存的数据是“0”还是“1”，从而完成数据的读取。
80.如图6所示，在对选中存储模块进行编程时，未选中存储模块对应的位线选择管组的选择管的栅极连接的导电线lbl_sg_00_a、lbl_sg_02_b、dummy _sg_02施加的电压均零伏电压。未选中存储模块连接的字线均施加零伏电压。
81.本实施例的组对结构非易失性存储器的局部位线选择电路及组对结构非易失性存储器的操作方法具有以下优势：（1）所述局部位线选择电路所用的器件数量较少、电路较为简单，有助于减小局部位线选择电路占用的芯片面积，降低芯片成本；而且在对组对结构非易失性存储器的存储模块进行擦除、编程和读取操作时使用的逻辑控制信号均较为简单，有助于提高存储器的可靠性；（2）局部位线选择电路中位线选择管组的选择管与存储模块共用阱区和有源区，局部位线选择电路与存储模块无需隔离，即局部位线选择电路与存储模块之间无需设置隔离结构，存储模块的局部位线与局部位线选择电路中的选择管能够源漏连接，有利于节省版图面积，提高芯片的集成度，降低芯片成本；（3）由于所述局部位线选择电路所占芯片面积较小，所以在保持产品竞争力的情况下，每根局部位线上所带的存储管行数可以减少至32行甚至更低；（4）利用所述局部位线选择电路对组对结构非易失性存储器的存储模块进行操作时，例如，进行编程和擦除时，组对存储单元连接的两条局部位线的电位可以完全一致；进行编程、擦除和读取操作时，可以采用不同的存储模块大小，即当编程或擦除时，全局位线会选中同一阱区中所对应的所有局部位线，并将全局位线上的电压传输至所有的局部位线，当读取时，每次读取时全局位线能够仅选中所需读取的组对存储单元对应的局部位线；也就是说，利用所述局部位线选择电路对组对结构非易失性存储器的存储模块进行操作时，具有擦除时局部位线全关、编程时局部位线全开、以及读取时可以选择开关局部位线的特点，这样选中存储模块中未选中行的数量可显著减小，由此带来的好处有：可以减小读取时驱动未选中行电荷泵（charge bump）的驱动能力，减低电荷泵的复杂度，减小电荷泵的面积；可以显著减小数据读取操作时引起的相邻字线上存储管的数据干扰；局部位线的漏电流通道较少，可改善读取窗口，提高数据保持特性。
82.上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。