本发明涉及一种基于rram的存储单元及非易失存储驱动电路，属于集成电路存储器。
背景技术：
1、nvsram是一种结合非易失性存储器（nvm）和sram的非易失性静态随机存取存储器，在系统断电前对sram中的数据进行备份，从而保持sram的读写速度，并解决数据易失的问题。传统的nvm，如flash、eprom和eeprom等，均基于rom技术开发，因此普遍存在读写速度慢、编程/擦除需特殊方法以及寿命较短等缺点。与传统基于总线的双宏结构相比，存储节点融合的单宏结构将sram和nvm并行连接，并通过堆叠技术集成于存储单元中，实现了高效并行的数据备份与恢复，同时减小了面积，降低了能耗，确保了数据备份的可靠性。这种嵌入式结构对nvm的尺寸和与cmos的兼容性提出了更高的要求。
2、阻变式随机存取存储器（rram）因其结构简单、低功耗、高速度、良好的cmos兼容性以及三维集成潜力，成为当前研究的热点。rram通过可逆的电阻状态变化实现数据存储，相较于传统存储单元，其单元面积更小，集成密度更高。因此，将rram单元应用于nvsram存储阵列中，预计将显著提升存储器的整体性能，特别是在嵌入式系统和低功耗设备中展示出巨大的潜力。
3、在nvsram阵列中实现基于rram的高效运行，驱动电路的设计至关重要。rram的存储机制决定了其对操作电压、写入时序及读写控制精度的严格要求。如何在保证rram性能的同时设计高效可靠的阵列驱动电路，是当前面临的关键技术挑战。
技术实现思路
1、本发明解决的技术问题是：针对目前现有技术中，传统基于总线的双宏结构的各类不足之处，提出了一种基于rram的存储单元及非易失存储驱动电路。
2、本发明解决上述技术问题是通过如下技术方案予以实现的：
3、一种基于rram的14t2r-nvsram存储单元，包括sram模块rram模块，其中：
4、sram模块在开启状态下执行数据的读写，通过集成设计控制开关晶体管增强锁存放大信号能力，在关闭状态下用于数据的备份恢复独立操作，防止数据故障传导；
5、rram模块用于控制连接sram模块的数据节点q、数据节点qb， rram模块通过顶部电极te端均连接到ctrl信号，通过底部电极be端接地，用于控制数据备份恢复操作。
6、所述14t2r-nvsram存储单元所需的控制信号包括bl信号和blb信号、srb信号和sr信号、cwl信号、sl和ctrl信号，其中：
7、bl信号和blb信号分别作为sram模块中wl控制的写入和读出数据通道，srb信号和sr信号分别用于控制sram模块的开启和关断；cwl、sl和ctrl信号用于实现rram模块数据备份和恢复操作；set过程通过控制信号sl实现单独操作以避免数据备份过程对sram模块数据节点电压的影响。
8、所述sram模块包括sram模块包括pmos管p1、pmos管p2、pmos管p3、pmos管p4，nmos管n1、nmos管n2、nmos管n3、nmos管n4、nmos管n5、nmos管n6，sram模块中，当nmos管n3、nmos管n4间状态字sr=1，pmos管p1、pmos管p2间状态字srb=0，pmos管p1、pmos管p2和nmos管n3、nmos管n4导通，sram模块正常工作并锁存数据；当nmos管n5、nmos管n6导通，sram模块通过位线bl/blb向数据节点q和qb写入数据或从数据节点q和qb读取数据。
9、所述rram模块包括nmos管n7、nmos管n8、nmos管n9、nmos管n10、阻变存储器rram1及阻变存储器rram2，存储单元还包括非易失存储驱动电路，当非易失存储驱动电路检测到电源降低或使能信号en_store=1时，启动数据备份操作，将sram模块的数据节点q和qb的高低电平形式数据备份至rram模块中并以高低阻态形式保存。
10、所述数据备份包括set操作和reset操作，set操作由ctrl端施加脉冲信号到阻变存储器rram1和阻变存储器rram2的te端，sl信号置高电平，nmos管n9、nmos管n10导通以使阻变存储器rram1和阻变存储器rram2的be端接地，cwl置低电平，nmos管n7、nmos管n8关闭后经set操作使阻变存储器rram1和阻变存储器rram2均被初始化至低阻态；
11、reset操作中将ctrl信号和sl信号置低电平使阻变存储器rram1和阻变存储器rram2的te端接地；cwl置高电平，若sram模块所存数据为q=1，qb=0，则置阻变存储器rram1的be端为高电平，te端为低电平，以实现负电压差，通过reset操作切换至高阻态，阻变存储器rram2两端无压差以保持低阻态；若sram模块中所存数据为q=0，qb=1，则阻变存储器rram1两端无压差保持低阻态，阻变存储器rram2通过reset操作切换至高阻态。
12、所述非易失存储驱动电路检测到电源从掉电状态开始上电或使能信号en_restore=1时，启动数据恢复操作，将rram模块中高阻态或低阻态形式数据恢复至sram模块数据节点q和qb的高电平或低电平形式；
13、数据恢复包括：预充电阶段、恢复阶段；
14、预充电阶段中，将sr置低电平，srb置高电平，将sram模块关闭，wl置高电平，nmos管n5、nmos管n6导通后，bl信号和blb信号均为高电平并为q端和qb端充电；
15、恢复阶段中，预充电后将cwl和srb置低电平，sr置高电平，sram模块正常工作并将q端和qb端电压差放大后完成数据恢复。
16、一种用于实现14t2r-nvsram存储单元的非易失存储驱动电路，非易失存储驱动电路包括电源监测模块、控制信号产生模块；
17、所述电源监测模块包括稳压二极管、电容、参考电压源 vref 和比较器，上电过程中，vdd电源通过稳压二极管对电容进行单向充电，电容电压 vcap持续升高且低于vdd电源，当满足 vdd - vcap>vref时执行使能数据恢复操作；在掉电过程中，vdd电源在电容放电特性影响下持续下降直至满足 vcap - vdd>vref，执行使能数据存储；当电源监测模块监测到vdd电源低于设定阈值时，输出 ctrl信号和 cwl信号在进行set和reset期间的脉冲信号以实现 sram模块的数据备份。
18、所述控制信号产生模块，根据行列选通信号rowdec/coldec和备份恢复使能信号en_store/en_restore作为输入，通过逻辑门电路和触发器输出备份和恢复期间所需的各控制信号，控制信号产生模块与电源监测模块组成非易失存储驱动电路；
19、在数据备份set过程中，ctrl和sl信号由行/列驱动信号rowdec/coldec和数据备份使能信号en_store控制，当当行/列选通信号与数据备份使能信号同时有效时，逻辑门and1和and3输出高电平，分别传递至jk触发器t1和t4的j端输入，k端固定为高电平；当clk上升沿到来时，ctrl和sl输出一个时钟周期的高电平，在下一次clk上升沿到来时翻转为低电平，以完成set操作；
20、数据备份reset过程中，cwl信号由列驱动信号coldec和en_store信号控制，经触发器t4和逻辑与门在store的第二阶段生成reset脉冲，完成reset操作。
21、在数据恢复过程中，预充电阶段将wl端、srb端、bl端和blb端置为高电平，sr端为低电平，关闭sram模块，根据非易失存储模块两侧rram的阻值差形成数据节点q端和qb端的电压差；放大恢复阶段切换wl端、srb端、bl端和blb端为低电平，sr端为高电平，开启sram模块，通过锁存放大将q和qb的电压差恢复为高电平vdd和低电平0，完成数据恢复；数据恢复过程由行/列驱动信号rowdec/coldec和数据恢复使能信号en_restore控制，通过逻辑与门和d触发器输出信号。
22、所述存储单元、非易失存储驱动电路与地址译码器模块、放大器组成存储架构，存储架构中，分别设置行选通信号row_dec及列选通信号col_dec，根据数据备份与恢复用的使能信号，通过非易失存储驱动电路生成数据备份所需信号执行对应控制操作。
23、本发明与现有技术相比的优点在于：
24、本发明提供的一种基于rram的存储单元及非易失存储驱动电路，基于新型存储器与sram结合构成非易失存储单元，大大提高数据备份恢复速度；通过控制信号sr和srb，实现对sram模块的关断，有助于实现故障定位，且无需调节电源vdd，便于对整个存储单元实现限流保护，防止闩锁效应的发生；同时，能够在一定程度上抑制相邻单元之间的串扰和电源噪声；与本发明设计的电源检测电路和控制信号产生电路配合，构成高可靠存储架构。