显示装置、半导体装置以及它们的驱动方法

文档序号:9867785阅读:423来源:国知局
显示装置、半导体装置以及它们的驱动方法
【技术领域】
[0001] 本发明的一个实施方式涉及显示装置。例如,本发明的一个实施方式涉及液晶显 示装置。技术领域之一涉及由栅极信号线和源极信号线选择像素来显示图像的显示装置。 另外,技术领域之一涉及用于显示装置的驱动电路等的半导体装置和使用显示装置的电子 设备。
【背景技术】
[0002] 已在对包括非晶硅晶体管(也称为a-Si TFT)的栅极驱动电路进行研究开发(例 如,参见专利文献1至专利文献2)。这种栅极驱动器具有控制将高电压输出到栅极线的时序 的晶体管(这种晶体管也称为上拉晶体管)。在上拉晶体管中,源极和漏极中的一方连接于 时钟线,而源极和漏极中的另一方连接于栅极线。并且,这种栅极驱动器使用如下驱动方 法:利用电容耦合将上拉晶体管的栅极的电位上升到高于时钟信号的高(H电平)电位。为了 实现上述驱动方法,需要使上拉晶体管的栅极成为浮动状态。为此,需要使与上拉晶体管的 栅极连接的所有晶体管成为截止状态。
[0003] 专利文献1:日本专利申请公开2007-207413号公报 专利文献2:日本专利申请公开2008-009393号公报。
[0004] 但是,在现有技术中,即使与上拉晶体管的栅极连接的所有晶体管成为截止状态, 也因该晶体管的截止电流而随时间的经过失去上拉晶体管的栅极所保持的电荷。因此,难 以降低栅极驱动电路等的半导体装置的驱动频率。另外,半导体装置能够工作的驱动频率 的范围窄。结果,对半导体装置的驱动能力的提高有限制。

【发明内容】

[0005] 鉴于上述问题,本发明的一个实施方式的目的在于:在具有控制将预定的电压输 出到位于后级的电路的时序的晶体管(上拉晶体管)的半导体装置中,实现半导体装置的更 好工作。本发明的一个实施方式的目的在于:在具有控制将预定的电压输出到位于后级的 电路的时序的晶体管(上拉晶体管)的半导体装置中,提高半导体装置的驱动能力。
[0006] 本发明的一个实施方式是一种半导体装置,包括:第一晶体管;以及与第一晶体管 的栅极电连接的第二晶体管。第一晶体管的第一端子与第一布线电连接,第一晶体管的第 二端子与第二布线电连接,并且第一晶体管的栅极与第二晶体管的第一端子或第二端子电 连接。在上述半导体装置中,第一晶体管及第二晶体管可以至少在其沟道区中具有氧化物 半导体且具有低截止电流。或者,在上述半导体装置中,至少第二晶体管可以至少在其沟道 区中具有氧化物半导体且具有低截止电流。具体地说,第一晶体管及第二晶体管在室温(这 里为20°C)下可以具有laA/μπι以下每Ιμπι沟道宽度的截止电流。在上述半导体装置中,可以 设置一个或多个第二晶体管。在设置多个第二晶体管时,优选所有这些晶体管至少在其沟 道区中具有氧化物半导体且具有低截止电流。在上述半导体装置中,第二布线可以与位于 后级的电路电连接。由此,可以将第一晶体管用作控制将预定的电压输出到位于后级的电 路的时序的晶体管(上拉晶体管)。
[0007] 本发明的另一个实施方式是一种半导体装置,包括:第一晶体管;第二晶体管;以 及第三晶体管。第一晶体管的第一端子与第一布线电连接,第一晶体管的第二端子与第二 布线电连接。第二晶体管的第一端子与第二布线电连接,第二晶体管的第二端子与第一晶 体管的栅极电连接,第二晶体管的栅极与第一布线电连接,第三晶体管的第一端子与第三 布线电连接,第三晶体管的第二端子与第一晶体管的栅极电连接,并且第三晶体管的栅极 与第三布线电连接。在上述半导体装置中,第一至第三晶体管的至少沟道区可以使用氧化 物半导体形成,并且第一至第三晶体管的截止电流为laA/μπι以下。或者,在上述半导体装置 中,至少第二及第三晶体管的至少沟道区可以使用氧化物半导体形成,并且第二及第三晶 体管的截止电流可以为laA/μπι以下。
[0008] 本发明的另一个实施方式是一种半导体装置,包括:第一晶体管;第二晶体管;以 及第三晶体管,其中第一晶体管的第一端子与第一布线电连接,第一晶体管的第二端子与 第二布线电连接,第二晶体管的第一端子与第三布线电连接,第二晶体管的第二端子与第 二布线电连接,第三晶体管的第一端子与第四布线电连接,第三晶体管的第二端子与第一 晶体管的栅极电连接,并且第三晶体管的栅极与第四布线电连接。在上述半导体装置中,第 一至第三晶体管的至少沟道区可以使用氧化物半导体形成,并且第一至第三晶体管的截止 电流可以为laA/μπι以下。或者,在上述半导体装置中,至少第三晶体管的至少沟道区可以使 用氧化物半导体形成,并且至少第三晶体管的截止电流为laA/μπι以下。
[0009] 本发明的另一个实施方式是一种半导体装置,包括:第一晶体管;第二晶体管;第 三晶体管;以及第四晶体管,其中第一晶体管的第一端子与第一布线电连接,第一晶体管的 第二端子与第二布线电连接,第二晶体管的第一端子与第三布线电连接,第二晶体管的第 二端子与第二布线电连接,第三晶体管的第一端子与第三布线电连接,第三晶体管的第二 端子与第一晶体管的栅极电连接,第三晶体管的栅极与第二晶体管的栅极电连接,第四晶 体管的第一端子与第四布线电连接,第四晶体管的第二端子与第一晶体管的栅极电连接, 并且第四晶体管的栅极与第四布线电连接。在上述半导体装置中,第一至第四晶体管的至 少沟道区可以使用氧化物半导体形成,并且第一至第四晶体管的截止电流可以为laA/μπι以 下。或者,在上述半导体装置中,至少第二至第四晶体管的至少沟道区可以使用氧化物半导 体形成,并且至少第二至第四晶体管的截止电流可以为laA/μπι以下。
[0010] 本发明的另一个实施方式是一种半导体装置,包括:第一晶体管;第二晶体管;第 三晶体管;以及第四晶体管,其中第一晶体管的第一端子与第一布线电连接,第一晶体管的 第二端子与第二布线电连接,第二晶体管的第一端子与第三布线电连接,第二晶体管的第 二端子与第二布线电连接,第三晶体管的第一端子与第四布线电连接,第三晶体管的第二 端子与第一晶体管的栅极电连接,第三晶体管的栅极与第四布线电连接,第四晶体管的第 一端子与第三布线电连接,第四晶体管的第二端子与第一晶体管的栅极电连接,并且第四 晶体管的栅极与第五布线电连接。在上述半导体装置中,第一至第四晶体管的至少沟道区 可以使用氧化物半导体形成,并且第一至第四晶体管的截止电流可以为laA/μπι以下。或者, 在上述半导体装置中,至少第二至第四晶体管的至少沟道区可以使用氧化物半导体形成, 并且第一至第四晶体管的截止电流可以为laA/μπι以下。
[0011] 本发明的另一实施方式是一种包括栅极驱动电路的显示装置,其中使用上述半导 体装置作为栅极驱动电路。
[0012] 注意,在本说明书等中,当明确描述为"X与Y相互连接"时,可意为X与Y相互电连 接。在此,X和Y各表示对象(例如,装置、元件、电路、布线、电极、端子、导电膜、层等)。作为X 和Y相互电连接的情况的一个例子,有如下结构:在X和Y之间连接一个以上的能够电连接X 和Y的元件(例如开关、晶体管、电容器、电感器、电阻元件、二极管等)。
[0013] 本发明的一个实施方式是具有控制将高电压输出到位于后级的电路的时序的晶 体管(上拉晶体管)的半导体装置。在这一半导体装置中可以长期保持存储在上拉晶体管的 栅极中的电荷。由此,可以降低半导体装置的驱动频率且可以扩大半导体装置能够工作的 驱动频率的范围。由此,可以实现半导体装置的更好工作。或者,可以提高半导体装置的驱 动能力。
【附图说明】
[0014] 图IA至IF是说明根据实施方式1的电路的结构的图; 图2A是用来说明根据实施方式1的电路的工作的时序图,且图2B至2E是用来说明根据 实施方式1的电路的工作的示意图; 图3A至3C是用来说明根据实施方式1的电路的工作的示意图; 图4A至4F是说明根据实施方式1的电路的结构的图; 图5A和5B是用来说明根据实施方式1的电路的工作的时序图; 图6A至6F是说明根据实施方式1的电路的结构的图; 图7A至7F是用来说明根据实施方式1的电路的结构的图,且图7B至7F是用来说明根据 实施方式1的电路的工作的示意图; 图8是说明根据实施方式2的移位寄存器电路的结构的图; 图9是用来说明根据实施方式2的移位寄存器电路的工作的时序图; 图10是说明根据实施方式2的移位寄存器电路的结构的图; 图IlA至IlD是用来说明根据实施方式3的晶体管的制造工序的图的示例; 图12A至12C是说明根据实施方式4的显示装置的结构的图; 图13A至13H是示出使本发明的技术思想具体化的设备的图; 图14A至14H是示出使本发明的技术思想具体化的设备的图。
[0015] 本发明的选择图为图2A至2E。
【具体实施方式】
[0016]以下,参照【附图说明】实施方式。但是,实施方式可以以多个不同方式来实施,所属
技术领域的普通技术人员可以很容易地理解一个事实,就是实施方式的模式和详细内容可 以被变换为各种各样的形式而不脱离本发明的宗旨及其范围。因此,本发明不应该被解释 为仅限定在本实施方式所记载的内容中。另外,在以下所说明的结构中,在不同附图之间共 同使用同一参考标记表不同一部分或具有同样功能的部分,省略该同一部分或具有同样功 能的部分的详细说明。另外,在参照附图中,为便于清楚地说明有时对大小、层的厚度或区 域进行夸张的描述。因此,本发明的实施方式不局限于这些尺度。
[0017]实施方式! 在本实施方式中,说明根据本发明的一个实施方式的显示装置的电路。
[0018] 图IA示出电路的结构例,该电路具有晶体管101、晶体管102、晶体管103、晶体管 104、晶体管105以及电路200。图IA所示的电路的晶体管为N沟道型晶体管。N沟道型晶体管 是当栅极和源极之间的电位差高于阈值电压时成为导通状态的。
[0019] 另外,包括在图IA所示的电路中的晶体管可各具有氧化物半导体的半导体层,该 氧化物半导体中的氢浓度充分得到降低而使氧化物半导体高纯度化,载流子浓度充分小, 并且呈现本征(i型)特性或在实际上呈现本征(i型)特性。由此,这可以提高该晶体管的亚 阈值摆动(S值)。可以减小该晶体管的截止电流。可以提高该晶体管的耐压。可以提高该晶 体管的温度特性。
[0020] 另外,一个或一些晶体管可以具有上述氧化物半导体的半导体层,其他的晶体管 可以具有上述氧化物半导体以外的半导体(例如,硅(非晶硅、微晶硅或多晶硅等)、有机半 导体等)的半导体层。但是,至少晶体管101的源极或漏极与其电连接的晶体管具有上述氧 化物半导体的半导体层。
[0021] 以下,说明图IA所示的电路的连接。晶体管101的第一端子(源极和漏极中的一方) 与布线111连接,晶体管101的第二端子(源极和漏极中的另一方)与布线112连接。晶体管 102的第一端子与布线113连接,晶体管102的第二端子与布线112连接,晶体管102的栅极与 电路200连接。晶体管103的第一端子与布线112连接,晶体管103的第二端子与晶体管101的 栅极连接,晶体管103的栅极与布线111连接。晶体管104的第一端子与布线114连接,晶体管 104的第二端子与晶体管101的栅极连接,晶体管104的栅极与布线114连接。晶体管105的第 一端子与布线113连接,晶体管105的第二端子与晶体管101的栅极连接,晶体管105的栅极 与布线115连接。另外,将晶体管101的栅极、晶体管103的第二端子、晶体管104的第二端子 以及晶体管105的第二端子的连接点表示为节点11。将晶体管102的栅极与电路200的连接 点表示为节点12。
[0022] 另外,与根据本发明的一个实施方式的显示装置有关的电路不局限于图IA所示的 结构。例如,如图IB所示,晶体管103的栅极可以与晶体管102的栅极连接。作为另一例子,如 图IC所示,晶体管103的第一端子可以与布线113连接,晶体管103的栅极可以与晶体管102 的栅极连接。作为另一例子,如图ID所示,晶体管105的第二端子可以与布线112连接。作为 另一例子,如图IE所示,晶体管104的第一端子可以与布线116连接。作为另一例子,如图IF 所示,晶体管104的栅极可以与布线116连接。另外,可以组合图IB至IF所示的至少两个以上 的结构。例如,通过相互组合图IC所示的结构和图IE所示的结构,可以使晶体管103的第一 端子与布线113连接,并且可以使晶体管104的第一端子与布线116连接。
[0023]另外,电路200可以根据其结构而与预定布线或节点连接。例如,电路200可以与布 线111、布线112、布线113、布线114以及节点11中的至少一个连接。
[0024]将时钟信号输入到布线111。将本实施方式的电路的输出信号供应到布线112。将 电压V2供应到布线113。将起始脉冲输入到布线114。将复位信号输入到布线115。这里,为了 方便起见,将输入到布线111、布线112、布线114以及布线115的H电平信号的电位表示为电 位VI,将输入到布线111、布线112、布线114以及布线115的L电平信号的电位表示为电位V2。 [0025]布线111用来将时钟信号等的信号从控制器等的外部电路传到本实施方式的电 路,布线111具有信号线或时钟线的功能。布线112用来将本实施方式的电路的输出信号传 到像素电路或多路复用器等的电路,布线112具有信号线或栅极线的功能。布线113用来将 电压V2等的电源电压从电源电路等的外部电路供应到本实施方式的电路,布线113具有电 源线、负电源线或接地线的功能。布线114用来将起始信号从时序控制器等的外部电路或另 一电路传到本实施方式的电路,布线114具有信号线的功能。布线115是用来将复位信号从 时序控制器等的外部电路或另一电路传到本实施方式的电路,布线115具有信号线的功能。 [0026]晶体管101具有控制布线111与布线112的连接的开关的功能。另外,晶体管101具 有控制由于第二端子与晶体管101的栅极的电容耦合而使节点11的电位上升的时序的功 能。晶体管102具有控制布线113与布线112之间的连接的开关的功能。晶体管103具有控制 节
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