非易失性存储器中的重组循环和跳过循环的制作方法_2

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晶半导体材料形成的二极管,多晶半导体材料为诸如多晶娃、多晶娃-锗合金、多锗材料(polygermanium)或任何其他适合的材料。例如,导引元件164可以是下述二极管,该二极管包括重掺杂η+多晶硅区182、在η+多晶硅区182之上的轻掺杂或本征(非有意掺杂的)多晶硅区180、以及在本征区180之上的重掺杂P+多晶硅区186。在一些实施方式中,可以在η+多晶硅区182上形成薄(例如几百埃以下)的锗层和/或硅锗合金层(未示出)以防止和/或减少掺杂剂从η+多晶硅区182迀移进入本征区180,其中,当使用硅锗合金层时大约具有10%或更多的锗。要理解的是,η+区和ρ+区的位置可以互换。当导引元件164由淀积硅(例如,非晶或多晶)制造而成时,一个实施方式可以包括将硅化物层形成在二极管上以将淀积硅置于低电阻状态。
[0049]导体166和导体168包括任何适合的导电材料,诸如钨、任何适当的金属、重掺杂的半导体材料、导电硅化物、导电的硅化物-锗化物、导电的锗化物等。在图2的实施方式中,导体166和导体168呈轨道状并且在不同方向上(例如,基本上彼此垂直)延伸。可以使用其他导体形状和/或配置。在一些实施方式中,阻挡层、粘附层、抗反射涂层等(未示出)可以与导体166和导体168—起使用,以改进装置性能以及/或者有助于装置制造。在一个实施方式中,导体166和导体168可以是位线或字线。
[0050]尽管在图2中将可逆电阻切换元件162示为位于导引元件164之上,但是应理解的是,在替选实施方式中,可逆电阻切换元件162可以位于导引元件164下方。尽管图2示出了存储器单元的一个示例,但是本文中公开的技术不需要一种特定类型或结构的存储器单元。可以使用许多不同类型的存储器单元。
[0051 ]图3是针对金属氧化物可逆电阻切换元件的一个示例实施方式的电压与电流的关系曲线的曲线图。线250表示可逆电阻切换元件在处于高电阻状态时的1-V特性。线252表示可逆电阻切换元件在处于低电阻状态时的1-V特性。为了确定可逆电阻切换元件处于哪个状态,施加电压并测量得到的电流。所测量出的电流较高(参见线252)指示可逆电阻切换元件处于低电阻状态。所测量出的电流较低(参见线250)指示可逆电阻切换元件处于高电阻状态。注意,具有不同1-V特性的可逆电阻切换元件的其他变型也可以与本文中的技术一起使用。
[0052]当处于高电阻状态(参见线250)时,如果对存储器单元施加电压Vset和足够大的电流,则可逆电阻切换元件将被设置为低电阻状态。线254示出了当施加Vset时的行为。电压会保持相当恒定,并且电流会朝向Iset_l imi t增大。在某点处,可逆电阻切换元件将被设置并且装置行为将基于线252。注意,可逆电阻切换元件第一次被设置时,需要Vf (形成电压)来设置装置。此后,可以使用Vset。形成电压Vf可以大于Vset。
[0053]当处于低电阻状态(参见线252)时,如果对存储器单元施加电压Vreset和足够大的电流(Ireset),则可逆电阻切换元件将被重置为高电阻状态。线256示出了当施加Vreset时的行为。在某点处,可逆电阻切换元件将被重置并且装置行为将基于线250。
[0054]在一个实施方式中,Vset为大约5伏,Vreset为大约3伏,Iset_limit为大约5μΑ,以及Ireset电流可以高达30μΑ。在一些实施方式中,Vset可以低于Vreset,不需要形成操作以及/或者设置或重置所需的时间可以不同。
[0055]本领域已知用于设置和重置可逆电阻切换材料的电阻的编程操作。用于设置和重置可逆电阻切换材料的电阻的电路的许多不同实现方式是已知的并且可以与本文中描述的技术一起使用。
[0056]在一些实现方式中,设置操作之后是验证操作以查看设置操作是否成功。如果未成功,则重试设置操作。在一种示例实现方式中,验证操作是读取操作。因此,系统控制逻辑130首先使一个或多个存储器单元被编程(设置或重置),然后读取被编程的所有存储器单元。如果所读取的数据与要编程的数据匹配,则处理完成。如果读取的数据中的一部分与被编程的数据不匹配(最可能是因为编程不成功),则重复编程。
[0057]存储器阵列102包括多个存储器单元。图4Α是单片式三维阵列102的一部分的简化透视图,该单片式三维阵列102包括位于第二存储器级220下方的第一存储器级218。在图4Α的实施方式中,每个存储器级218和220包括交叉点阵列中的多个存储器单元200。将理解的是,另外层(例如,中间级电介质)可以存在于第一存储器级218与第二存储器级220之间,但是在图4Α中为了简化而未示出。可以使用其他存储器阵列配置,如可以使用另外的存储器级。在图4Α的实施方式中,所有二极管可以“指向”同一方向,诸如根据采用了ρ掺杂区位于二极管底部还是顶部的P-1-n二极管而向上或向下,从而简化了二极管制造。存储器单元200可以与存储器单元150相同或不同。
[0058]图4B是单片式三维阵列102的第二实施方式的一部分的简化透视图,该单片式三维阵列102包括位于第二存储器级221下方的第一存储器级219。图4B的存储器阵列包括多个存储器单元200。相对于第一存储器级219,存储器单元200位于位线集合207与字线集合209之间并且连接至该位线集合207和该字线集合209。相对于第二存储器级221,存储器单元200位于位线集合210与字线集合209之间并且连接至该位线集合210和该字线集合209。如图4B所示,第一存储器级的上部导体可以用作位于第一存储器级之上的第二存储器级的下部导体。
[0059]在图4B的实施方式中,在一个示例中相邻存储器级上的二极管(或其他导引装置)指向相反方向。例如,第一存储器级219的二极管可以为如箭头六工所指示的向上指向二极管(例如,P区在二极管的底部),而第二存储器级221的二极管可以为如箭头如所指示的向下指向二极管(例如,η区在二极管的底部),或者反之亦然。
[0060]在单片式三维存储器阵列的一个实施方式中,位线沿第一方向布置,字线沿垂直于位线的第二方向布置。在具有另外存储器单元层的单片式三维存储器阵列中,存在另外位线层和字线层。支持电路(例如,列控制电路110、行控制电路120和系统控制逻辑130)布置在衬底的表面上,其中,存储器阵列被制造在支持电路的整体或一部分之上。例如,图5A示出了位于衬底280上方的存储器阵列102的顶视图。支持电路282位于衬底280的表面上。存储器阵列102位于支持电路282之上。支持电路282的一部分位于存储器阵列102下方。支持电路282的一部分在存储器阵列102外部。对于“存储器阵列外部”,意味着存储器阵列不位于存储器阵列外部的电路上方。
[0061]描绘了集成电路的各层的图5B示出了位于衬底之上的存储器阵列。存储器阵列包括位线层BL0、BL1和BL2以及字线层WLO和WLl。在其他实施方式中,还可以实现另外的位线层和字线层。实现半导体存储器系统的集成电路还包括用于在支持电路的不同部件之间以及在支持电路与位线和字线之间路由信号的多个金属层。这些金属层布置在于衬底表面上且在存储器阵列下方实现的支持电路之上。图5B示出了用于进行路由的两个金属层Rl和R2;然而,其他实施方式可以包括多于或少于两个的金属层。在一个示例中,这些金属层Rl和R2由钨形成(大约1.5欧姆/平方),其具有相对高的电阻和相对高的电容。
[0062]用于在存储器系统的不同部件之间路由信号的一个或多个金属层可以位于存储器阵列之上。图5B示出了在存储器阵列之上的一个这样的金属层,其被标记为顶部金属层。在一个示例中,顶部金属层由铝或铜形成(大约0.05欧姆/平方),与层Rl和R2相比,顶部金属层具有较小的电阻和电容。并非使用与用于顶部金属的材料相同的材料来实现金属层Rl和R2,这是因为用于Rl和R2的金属需要经受用于在Rl和R2顶部制造存储器阵列的处理步骤。
[0063]可以在相邻金属层之间添加通孔来进行连接。可以在不相邻的层之间添加过孔(zia)来进行连接。过孔是多层通孔并且可以连接多于两层(在这种情况下过孔看起来像阶梯)。
[0064]如图6中描绘的那样,存储器阵列102被细分成条。每个条被分割成块并且块被编组成盘位。在一个实施方式中,每个块包括两个条。在其他实施方式中,可以在一条或一条的一部分中实现一个盘位。在一些实现方式中,可以跨两个或更多个条中的全部或一部分来实现盘位。每个盘位包括多个块。盘位中的块的数量可以变化。
[0065]图7示出了两个条(条O和条I)的示例实现方式,其中,每个盘位(盘位0、盘位Ir..、盘位N)跨两个相邻条的一部分而被实现。例如,盘位O部分位于条O中并且部分位于条I中。因此,在图7的示例中,盘位包括两个条中的存储器单元。条中的盘位的数量可以变化。图7示出了在条的相对侧(例如,顶部和底部)的列控制电路110以及在条的不同的相对侧(例如,左部和右部)的行控制电路。
[0066]图8提供了盘位(例如,盘位O)的一个示例的更多细节,该盘位跨两个条(例如,条O和条I)而被实现。在一个实施方式中,盘位具有64个块,其中,块O、块1、…、块31位于条O中以及块32、块33、...、块63位于条I中。然而,其他实施方式可以实现不同数量的块。
[0067]块是具有邻接的字线和位线的邻接的存储器单元组,其通常不被解码器、驱动器、灵敏放大器和输入/输出电路分开。这是出于多种原因中的任意原因而做出的。例如,在大阵列中,由于字线和位线的电阻和电容引起的向下横越这些线的信号延迟(即,RC延迟)会非常显著。可以通过将较大阵列细分成较小子阵列组来减小这些RC延迟,以使得每条字线和/或每条位线的长度缩短。作为另一示例,与访问存储器单元组相关联的电力可以指示在给定的存储器循环期间可以同时访问的存储器单元的数量的上限。因此,通常将较大存储器阵列细分成较小子阵列以减少同时访问的存储器单元的数量。集成电路可以包括一个或不止一个存储器阵列。
[0068]图8示出了块O的位线的子集。衬底比存储器阵列宽,因此,列控制电路110的部分可以从存储器阵列下方向外突出以利于使用过孔和通孔连接至R1、R2、顶部金属和位线,而列控制电路110的其他部分可以位于存储器阵列下方。列控制电路110(包括解码器和灵敏放大器)被划分成两个电路集合,其中,每个电路集合位于集成电路的相对侧(例如,侧A和侦阳),以使得列控制电路110的一个电路集合从存储器阵列的第一侧(侧A)向外突出并且列控制电路110的第二电路集合从存储器阵列的相对侧(侧B)向外突出。块的一半位线连接至在侧A的列控制电路110的一个电路集合,而块的另一半位线连接至在侧B的列控制电路110的第二电路集合。在一个实施方式中,这两个位线集合交错,以使得每隔一条位线连接至在侦仏的列控制电路110以及介于中间的位线连接至在侧B的列控制电路110。可能存在从侧A挑选两条相邻位线并且从侧B挑选接着的两条位线的情况。这取决于处理。盘位中的其他块被类似地布置(例如,侧B和侧C等)。在一个实施方式中,在上部块与下部块之间共享位线。例如,条I的块32中的偶数位线与条O的块O中的偶数位线一起被共用。类似地,条I的块3 2中的奇数位线与条O的块O中的奇数位线一起被共用。以这种方式,列控制电路110可以对其上部块或下部块的位线进行解码和驱动。
[0069]在一个实施方式中,两个相邻块共用字线(图8中未描绘)。例如,连接至块I的字线中的一半还连接至块0,并且连接至块I的字线中的另一半还连接至块2。在一个示例中,连接至块I的每隔一条位线还连接至块0,其中介于中间的字线还连接至块2。对于两个相邻块共用字线的实施方式,字线驱动器位于衬底上并且在两个相邻块之间。例如,连接至块O和块I的字线由位于块O与块I之间的字线驱动器来驱动。以这种方式,字线驱动器位于其所驱动的存储器单元的中间。这样的布置减小了字线驱动器所驱动的信号经历的电阻并且减小了当同时对位于驱动器两侧的多个存储器单元进行编程时沿着字线的IR降。
[0070]在一个实施方式中,对于例如在衬底的表面上的块下方的每个块,存在两个灵敏放大器。两个灵敏放大器之一用于连接至在侧A的列控制电路110的位线,以及另一灵敏放大器用于连接至在侧B的列控制电路110的位线。在盘位中包括64个块的一个实施方式中,对于盘位,存在64个灵敏放大器,其中,32个用于侧A以及32个用于侧B。在一个实施方式中,盘位的特性在于盘位中的所有块共用相同的64个灵敏放大器。这意味着可以同时选择盘位中的64个存储器单元来进行编程或读取。从而,存储器系统包括用于选择64个存储器单元的电路以及用于在所选择的64个存储器单元与灵敏放大器之间路由信号的线路。在一些实施方式中,选择少于64个存储器单元来同时进行编程,以便限制在任何给定时间使用的电力。
[0071]为了减小所选择的存储器单元与灵敏放大器之间的数据线的电阻和电容,可以使用分段式数据线方案。针对每个段提供局部数据线,其中,该段可以包括一个块、两个块、四个块或另一数量的块。使用选择电路来将局部数据线连接至适当位线。向跨盘位中的所有块的全局数据线提供灵敏放大器输出端。可以使用选择电路来将全局数据线连接至适当的局部数据线。
[0072]图9是描绘针对列控制电路110的一个实施方式的路由信号和选择电路的一部分的示意图。所描绘的是以下三个块的一部分:块0、块I和块31。针对每个块,将位线编组成列。每个块具有用于将列的位线电连接至阵列的一侧(例如,图8中的侧A)的灵敏放大器的64列选择电路300和用于将位线连接至阵列的另一侧(例如,图8中的侧B)的灵敏放大器的64列选择电路。图9仅示出了用于连接至侧B的64列选择电路300。因此,每个块具有64列X每列64条位线X 2(顶部和底部)=每个块8192条位线。在一个实施方式中,三维存储器阵列包括四层,每层2048条位线。也可以使用解码电路、位线和层的其他布置。
[0073]在图9的实施方式中,每个块具有其自身的局部数据线集合。例如,块O包括SELBO[63:0],块I包括SELBl [63:0],……,块31包括SELB31 [63:0]。在一个实施方式中,局部数据线SELB0[63:0]、SELB1[63:0]、……、SELB31 [63:0]被实现在其相应的块下方的金属层Rl中,并且仅延伸相应的块的宽度。针对特定列的选择电路300用于将针对同一列的64条位线选择性地连接至64条相应的局部数据线(SELB0[63:0]、SELB1[63:0]、……、或SELB31[63:O ])。如可以从图9看到的,选择电路300中的每个选择电路接收来自列解码器112的选择信号CD和来自与列相关联的64条位线中的一条位线的位线连接。在一个实施方式中,每列具有其自身的选择信号CD。基
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