非易失性存储器中的重组循环和跳过循环的制作方法_6

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BAD循环的编程之后,在步骤804处,状态机确定当前BAD循环是否是最后一个BAD循环。如果当前BAD循环不是最后一个,则在步骤806处使BAD循环增加I。在步骤802处,状态机检查是否可以跳过新的BAD循环。如果BAD循环是最后一个,则在步骤808处状态机完成写入操作。
[0148]如果跳过信息指示不应该跳过BAD循环BADO,则在步骤810处,状态机将CAD循环设置成第一列地址CAD0。要注意的是,在该示例中,使用CAD来选择跨多个盘位的列。在步骤812处,状态机访问下述数据锁存器,该数据锁存器存储针对与CADO对应的CAD循环的位图数据。如果位图数据指示应该跳过CAD0,则状态机不将针对CAD循环的数据写入存储器阵列。在步骤812的一个示例中,状态机可以跳过将数据从页寄存器传送至存储器阵列。状态机可以跳过在CAD循环内对用于在数据总线PR_0UT[15:]中的每条数据总线上进行传送的列的选择。在步骤812处,状态机可以跳过将数据从页寄存器133传送至灵敏放大器用于针对CAD循环进行编程。步骤812可以包括跳过将多个列的数据传送至灵敏放大器来进行编程。
[0149]在步骤814处,状态机确定当前CAD循环是否是针对当前BAD循环的最后一个CAD循环。如果CAD循环不是最后一个,则在步骤816处,状态机使CAD循环增加一并且返回到步骤812以确定是否可以跳过下一 CAD循环。
[0150]如果跳过信息指示不应该跳过CAD循环CADO,则在步骤818处,状态机将SAD循环设置成SAD0。在步骤820处,状态机访问具有针对SAD循环SADO的位图数据的数据锁存器来确定跳过信息。如果跳过信息指示应该跳过SAD循环SADO,则在步骤820处,状态机跳过针对SAD循环SADO的编程。在一个示例中,每次将针对一个CAD循环的数据传送至灵敏放大器来进行编程。在一个示例中,如果不可以跳过整个CAD循环,则状态机可以将针对CAD循环的数据传送至灵敏放大器。相应地,在一个实施方式中,步骤820包括跳过对例如通过灵敏放大器使能信号传送至灵敏放大器的数据的编程。在另一示例中,步骤820可以包括跳过将数据从页寄存器133传送至灵敏放大器。
[0151]如果跳过信息指示不应该跳过SAD循环SAD0,则在步骤822处,状态机向选择的盘位提供针对灵敏放大器地址循环的CAD信息。在步骤822处,状态机向盘位组中的单独的盘位提供单独的列地址。状态机可以提供分离的列地址来创建针对列地址循环的列地址编组。列地址编组包括针对不同列的列地址。尽管被示出为在步骤820处的SAD跳过确定之后执行,然而步骤822可以在不同的时间执行,例如,作为步骤812处的CAD跳过确定或步骤818处的设置SAD循环的一部分。
[0152]在步骤824处,状态机执行针对SADO的写入操作。在步骤826处,状态机确定SAD循环是否是针对当前CAD循环的最后一个循环。如果SAD循环不是针对CAD循环的最后一个循环,则在步骤828处,状态机使SAD循环增加一。然后,在步骤820处,状态机确定是否可以跳过当前SAD循环。
[0153]如果SAD循环是最后一个,则在步骤814处,状态机确定当前CAD循环是否是最后一个。如果当前CAD循环不是最后一个,则在步骤814处,使CAD循环如上所述增加。如果当前CAD循环是最后一个,则在步骤804处,状态机确定当前BAD循环是否是最后一个。如果当前BAD循环不是最后一个,则在步骤806处,使BAD循环如上所述增加一。如果BAD循环是最后一个,则在步骤808处,状态机完成写入操作。
[0154]因此,提供了一种非易失性存储器系统,其包括被布置成列集合和盘位集合的非易失性存储元件的阵列。每个列包括非易失性存储元件的多个子集。来自每个列的非易失性存储元件的每个子集与来自盘位集合的一个盘位相关联。存储器系统包括与非易失性存储器阵列进行通信的一个或更多个控制电路。一个或更多个控制电路被配置成:针对写入请求,基于将写入请求与来自第一列的非易失性存储元件和第二列的非易失性存储元件的存储器数据进行比较,来确定是否可以跳过对来自第一列的非易失性存储元件和来自第二列的非易失性存储元件的非易失性存储元件的每个子集的编程。一个或更多个控制电路被配置成:将来自第一列的不可以跳过的非易失性存储元件的第一子集与来自第二列的不可以跳过的非易失性存储元件的第二子集编组在第一列地址循环中。
[0155]在一个实施方式中提供了一种用于对非易失性存储装置进行编程的方法,该方法包括:向第一盘位的非易失性存储元件提供第一列地址;以及向第二盘位的非易失性存储元件提供第二列地址。第一列地址与第一列相关联,该第一列包括第一盘位和第二盘位中的非易失性存储元件。该方法包括:在向第一盘位提供第一列地址的同时,向第二盘位的非易失性存储元件提供第二列地址。第二列地址与第二列相关联,该第二列包括第一盘位和第二盘位中的非易失性存储元件。该方法包括:响应于第一列地址和第二列地址,在第一列地址循环中,对第一盘位中的第一列非易失性存储元件的第一部分和第二盘位中的第二列非易失性存储元件的第二部分同时进行编程。
[0156]在一个实施方式中提供了一种用于对非易失性存储装置进行编程的方法,该方法包括:响应于写入请求,识别用于写入用户数据的列集合。每个列与多个盘位相关联。该方法包括:将用户数据与来自与该列集合相关联的非易失性存储元件集合的存储器数据进行比较;基于对用户数据的比较来确定是否可以跳过对列中的每个列的编程;以及针对不可以跳过对其的编程的每个列,确定是否可以跳过每个盘位处的列的一部分。该方法包括:将针对不可以跳过的列的多个列地址编组在单个列地址循环中。多个列地址包括针对第一盘位处的第一列的第一列地址和针对第二盘位处的第二列的第二列地址。
[0157]根据一个实施方式的非易失性存储器系统包括非易失性存储器阵列,该非易失性存储器阵列包括被布置成列集合和盘位集合的多个非易失性存储元件。每个列包括非易失性存储元件的多个子集,并且来自每个列的非易失性存储元件的每个子集与来自该组盘位的一个盘位相关联。存储器系统包括数据锁存器集合,该数据锁存器集合被配置成存储用于标识针对每个列的非易失性存储元件的每个子集的跳过信息的位图数据。存储器系统包括与非易失性存储器阵列进行通信的一个或更多个控制电路。一个或更多个控制电路被配置成:在第一列地址循环期间,对与第一列地址相关联的第一非易失性存储元件集合进行编程。第一非易失性存储元件集合是第一列非易失性存储元件的一部分并且位于第一盘位中。一个或更多个控制电路被配置成:在第一列地址循环期间,对与第二列地址相关联的第二非易失性存储元件集合进行编程。第二非易失性存储元件集合是第二列非易失性存储元件的一部分并且位于第二盘位中。
[0158]在一个实施方式中提供了一种用于对非易失性存储装置进行编程的方法,该方法包括:识别盘位集合,以用于写入用户数据。该盘位集合是非易失性存储器阵列的一部分,该易失性存储器阵列包括被布置成多个列和盘位集合的多个非易失性存储元件。每个列包括非易失性存储元件的多个子集并且非易失性存储元件的每个子集与来自该盘位集合的一个盘位相关联。该方法包括:基于将用户数据与来自每个盘位的存储器数据进行比较,来确定是否可以跳过对盘位中的每个盘位的编程;确定不可以跳过对该盘位集合的子集的编程;以及基于将盘位的子集数量与并行盘位编程数量进行比较,来生成用于对该盘位的子集进行编程的多个盘位集合。第一盘位集合包括第一盘位和第二盘位,以在共同的盘位地址循环期间,响应于确定不可以跳过编程来进行编程。该方法包括:在共同的盘位地址循环中,对第一盘位和第二盘位进行编程。
[0159]出于说明和描述的目的而呈现了在前的详细描述。其并不意在穷举或将本文中要求保护的主体限制为所公开的确切形式。根据以上教导可以进行很多修改和变型。选择所描述的实施方式是为了最佳地解释所公开的技术及其实际应用的原理,从而使得本领域技术人员能够以各种实施方式利用本技术以及将本技术与适合所设想的特定应用的各种修改一起使用。本发明的范围由所附权利要求限定。
【主权项】
1.一种对非易失性存储装置进行编程的方法,包括: 向第一盘位的非易失性存储元件提供第一列地址,其中,所述第一列地址与包括所述第一盘位中的非易失性存储元件和第二盘位的非易失性存储元件的第一列相关联; 在向所述第一盘位提供所述第一列地址的同时,向所述第二盘位的非易失性存储元件提供第二列地址,其中,所述第二列地址与包括所述第一盘位和所述第二盘位中的非易失性存储元件的第二列相关联;以及 响应于所述第一列地址和所述第二列地址,在第一列地址循环中,对所述第一盘位中的所述第一列的非易失性存储元件的第一部分和所述第二盘位中的所述第二列的非易失性存储元件的第二部分同时进行编程。2.根据权利要求1所述的方法,其中, 所述同时进行编程包括:跳过对所述第二盘位中的所述第一列的非易失性存储元件的第二部分的编程。3.根据权利要求2所述的方法,其中, 所述同时进行编程包括:跳过对所述第一盘位中的所述第二列的非易失性存储元件的第一部分的编程。4.根据权利要求1、2或3所述的方法,还包括: 响应于写入请求来识别所述第一列和所述第二列用于写入数据; 将用户数据与来自所述第一列的非易失性存储元件和所述第二列的非易失性存储元件的存储器数据进行比较; 基于所述比较,确定不能跳过对所述第一列的非易失性存储元件或所述第二列的非易失性存储元件的编程; 基于所述比较,确定能够跳过对所述第一列的所述第一部分的编程并且能够跳过对所述第二列的所述第二部分的编程;以及 生成位图数据,以将所述第一列地址和所述第二列地址编组在共同列地址循环中。5.根据权利要求4所述的方法,其中, 响应于所述位图数据,同时执行向所述第一盘位提供所述第一列地址和向所述第二盘位提供所述第二列地址。6.根据权利要求1、2、3、4或5所述的方法,其中, 所述第一盘位的非易失性存储元件和所述第二盘位的非易失性存储元件是单片式三维非易失性存储器阵列的一部分。7.根据1、2、3、4、5或6所述的方法,其中, 所述第一盘位和所述第二盘位是盘位组的一部分;以及 所述第一列和所述第二列跨所述盘位组。8.根据权利要求7所述的方法,其中,针对第一写入请求来执行所述第一列地址循环,所述方法还包括: 响应于第二写入请求来确定对于所述第一盘位和所述第二盘位而言不能跳过对所述第一列地址的编程;以及 响应于所述第二写入请求来向所述盘位组提供所述第一列地址,以对跨所述第一盘位和所述第二盘位的所述第一列同时进行编程。9.一种非易失性存储器系统,包括: 非易失性存储器阵列,所述非易失性存储器阵列包括被布置成列集合和盘位集合的多个非易失性存储元件,其中,每个列包括非易失性存储元件的多个子集,其中,来自每个列的非易失性存储元件的每个子集与来自所述盘位集合的一个盘位相关联;以及 一个或更多个控制电路,所述一个或更多个控制电路与所述非易失性存储器阵列进行通信,所述一个或更多个控制电路被配置成:针对写入请求,基于将所述写入请求与来自第一列的非易失性存储元件和第二列的非易失性存储元件的存储器数据进行比较,来确定是否能够跳过对来自所述第一列的非易失性存储元件和来自所述第二列的非易失性存储元件的非易失性存储元件的每个子集的编程,所述一个或更多个控制电路被配置成:将来自所述第一列的不能跳过的非易失性存储元件的第一子集与来自所述第二列的不能跳过的非易失性存储元件的第二子集编组在第一列地址循环中。10.根据权利要求9所述的非易失性存储器系统,其中, 所述一个或更多个控制电路被配置成:在所述第一列地址循环中,对来自所述第一列的非易失性存储元件的所述第一子集和来自所述第二列的非易失性存储元件的所述第二子集进行编程。11.根据权利要求10所述的非易失性存储器系统,其中, 所述一个或更多个控制电路被配置成:在所述第一列地址循环期间,通过向包括所述第一子集的第一盘位提供第一列地址,从所述第一列选择非易失性存储元件的所述第一子集来进行编程;以及 所述一个或更多个控制电路被配置成:在所述第一列地址循环期间,通过向包括所述第二子集的第二盘位提供第二列地址,从所述第二列选择非易失性存储元件的所述第二子集来进行编程。12.根据权利要求11所述的非易失性存储器系统,其中, 所述一个或更多个控制电路被配置成:通过针对所述第一列地址循环向所述第一盘位提供所述第一列地址并且针对所述第一列地址循环向所述第二盘位提供所述第二列地址,对非易失性存储元件的所述第一子集和非易失性存储元件的所述第二子集进行编组。13.根据权利要求12所述的非易失性存储器系统,其中, 所述一个或更多个控制电路被配置成:基于将所述写入请求与来自所述第一列的存储器数据进行比较,在所述第一列地址循环期间跳过对来自所述第一列的非易失性存储元件的第三子集的编程,其中,非易失性存储元件的所述第三子集是所述第二盘位的一部分;以及 所述一个或更多个控制电路被配置成:基于将所述写入请求与来自所述第二列的存储器数据进行比较,在第二列地址循环期间跳过对来自所述第二列的非易失性存储元件的第四子集的编程,其中,非易失性存储元件的所述第四子集是所述第二盘位的一部分。14.根据权利要求9所述的非易失性存储器系统,其中, 所述一个或更多个控制电路被配置成:对与所述第二盘位处的所述第一列相关联的非易失性存储元件的第三子集和与所述第一盘位处的所述第二列相关联的非易失性存储元件的第四子集进行编组;以及 所述一个或更多个控制电路被配置成:在第二列地址循环中,对来自所述第二盘位处的所述第一列的非易失性存储元件的所述第三子集和来自所述第一盘位处的所述第二列的非易失性存储元件的所述第四子集进行编程。
【专利摘要】一种非易失性存储器利用多个编程循环来将成单位的数据例如数据的逻辑页写入非易失性存储器阵列。在写入之前评估用户数据以确定是否可以跳过对盘位地址的编程。确定是否可以跳过对盘位组的初始集合的编程。如果不可以跳过盘位组,则系统确定该盘位组是否包括可以跳过的单独的盘位。将盘位重组成新的盘位组,以减少在编程期间BAD循环的数量。提供了针对盘位组中的多个盘位的独立的列寻址。在列地址循环期间,向盘位提供分离的列地址,以在每个盘位中选择不同列来进行编程。通过在单个列地址循环期间对多个列地址同时进行编程,系统可以跳过针对一些列地址循环的编程。
【IPC分类】G11C13/00, G11C7/10
【公开号】CN105637588
【申请号】CN201480057046
【发明人】戈皮纳特·巴拉克里希南
【申请人】桑迪士克3D有限责任公司
【公开日】2016年6月1日
【申请日】2014年10月16日
【公告号】DE112014004781T5, US20150106554, WO2015057967A1
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