移位寄存器及显示装置的制造方法

文档序号:9872516阅读:460来源:国知局
移位寄存器及显示装置的制造方法
【技术领域】
[0001]本发明涉及移位寄存器及显示装置,特别涉及显示装置的驱动电路所使用的移位寄存器。
本申请以2013年10月8日在日本提出专利申请的特愿2013 — 211420号为基础主张优先权,在本申请中引用其内容。
【背景技术】
[0002]近年来,在有源矩阵型的显示装置中,所谓的单片电路技术正得到普及,即在同一块玻璃基板上形成用于向像素注入电荷的像素用薄膜晶体管(Thin Film Transistor)和构成用于驱动与像素用薄膜晶体管连接的扫描线或信号线的驱动电路等周边电路的周边电路用薄膜晶体管。
[0003]在这种显示装置中,利用扫描线驱动电路以行为单位选择二维状排列的显示元件,并对所选择的显示元件写入与显示数据对应的电压,从而显示图像。该扫描线线驱动电路使用基于时钟信号将输出信号依次移位的移位寄存器。在依次进行点驱动的显示装置中,用于驱动信号线的信号线驱动电路的内部设置有相同的移位寄存器。
[0004]在扫描线驱动电路和信号线驱动电路都使用移位寄存器的情况下,在将液晶显示装置的电源电路接通或断开时,移位寄存器的动作会变得不稳定,从而可能在图像上产生紊乱。在该情况下,若实施从移位寄存器的全部输出端子同时输出高电平的输出信号的全导通动作,则能缓和画面上所显示的图像的紊乱。在例如国际公开第2012/029799号(专利文献I)中公开了可以进行上述的全导通动作的移位寄存器。
[0005]图22是表示在国际公开2012/029799号中公开的现有技术的移位寄存器的结构例的图。在图22中示出的移位寄存器是将多级的移位寄存器单位电路SRUl、SRU2、SRU3、...、SRUn (η为2以上的自然数)从属连接来构成的。分别向移位寄存器单位电路SRUl、SRU2、SRU3、…、SRUn提供时钟信号CK1、CK2、以及全导通控制信号Α0Ν、Α0ΝΒ(Α0ΝΒ是AON的反相信号)。此外,起始脉冲信号ST输入至第一级的移位寄存器单位电路SRUl的置位端子SET,并且第二级之后的移位寄存器单位电路SRUl、SRU2、SRU3、…、SRUn的各置位端子SET与前一级的移位寄存器单位电路的输出端子OUT连接。移位寄存器单位电路SRUl、SRU2、SRU3、…、SRUn的各输出端子OUT分别与扫描线GLl、GL2、GL3、…、GLn连接。各个移位寄存器单位电路SRUl、SRU2、SRU3、…、SRUn具有相同的结构,以下在指移位寄存器单位电路SRUl、SRU2、SRU3、…、SRUn中的任意一个时,称为“移位寄存器单位电路SRU”。
[0006]图23是表示上述的图22所示的现有技术的移位寄存器单位电路SRU的结构例的图。移位寄存器单位电路SRU由η沟道型M0S(Metal Oxide Semiconductor —金属氧化物半导体)场效应晶体管(以下称为“匪OS晶体管”)Q1?Q9、电阻R1、电容器CA、CB构成。其中,NMOS晶体管Q5、Q6、Q7、电阻R1、电容器CB构成非有效输出控制部SRUA,NM0S晶体管Q1、Q4、Q8构成有效输出控制部SRUB,NMOS晶体管Q2、Q9及电容器CA构成有效输出部SRUC,匪OS晶体管Q3构成非有效输出部SRUD。有效输出控制部SRUB控制有效输出部SRUC并将输出信号设为高电平,非有效输出控制部SRUA控制非有效输出部SRUD并将输出信号设为低电平。
[0007]多级移位寄存器单位电路SRUl、SRU2、SRU3、…、SRUn中,向奇数级的移位寄存器单位电路SRU的时钟端子CK及时钟端子CKB分别输入时钟信号CKl及时钟信号CK2,而向偶数级的移位寄存器单位电路SRU的时钟端子CK及时钟端子CKB,与奇数级的移位寄存器单位电路相反地分别输入时钟信号CK2及时钟信号CK1。时钟信号CKl和时钟信号CK2是例如相位彼此偏移180°的时钟信号,设定各信号的低电平区间以使各信号不会同时为高电平。但是,时钟信号CKl和时钟信号CK2的相位差不限于180°,只要时钟信号CKl及时钟信号CK2彼此的高电平期间不重叠,可以是任意的时钟信号。
[0008]接着,对上述的现有技术的移位寄存器的动作进行说明。
图24A及24B是用于说明现有技术的移位寄存器的动作示例的时序图,图24A是通常动作时的时序图,图24B是全导通动作时的时序图。在图24A及图24B中,起始脉冲信号ST、时钟信号CK1、CK2的高电平及低电平分别与提供至移位寄存器的电源电压VDD及接地电压VSS对应。此外,在图24A及图24B中,Nil、N21表示第一级的移位寄存器单位电路SRUl的节点N1、吧,附2、吧2表示第二级的移位寄存器单位电路31^2的节点附、吧4111、吧11表示第11级的移位寄存器单位电路3冊11的节点附、吧,01]1'1、01712、01]1'11表示第一级、第二级、第11级的移位寄存器单位电路SRU的输出信号。
[0009]首先,对于通常动作进行说明。在通常动作中,全导通控制信号AON设定为低电平,其反相信号即全导通控制信号AONB设定为高电平。在时刻t0若起始脉冲信号ST输入至第一级的移位寄存器单位电路SRUl的置位端子SET,则在有效输出控制部SRUB中,NMOS晶体管Ql为导通,节点NI I被预充电至比电源电压VDD下降了匪OS晶体管Ql的阈值电压Vth的电压(VDD—Vth)。
[0010]在该情况下,在非有效输出控制部SRUA中,输入至时钟端子CKB的时钟信号CK2和输入至置位端子SET的起始脉冲信号ST—起变为高电平,因此NMOS晶体管Q5、Q6、Q7全部为导通,然而电阻Rl为高电阻,因此节点N21的电压变为接地电压VSS附近的低电平。由此,NMOS晶体管Q3、Q4的栅极信号电平为低电平,这些NMOS晶体管Q3、Q4均处于截止状态。
[0011]之后,在输入至时钟端子CKB的时钟信号CK2和输入至置位端子SET的起始脉冲信号ST的各信号电平变为接地电压VSS的低电平时,NMOS晶体管Q5、Q7截止,因此节点N21变为浮动状态,但该节点N21的电压被电容器CB保持。此外,在输入至置位端子SET的起始脉冲信号ST的信号电平变为接地电压VSS的低电平时,匪OS晶体管Ql截止,因此节点NI I变为浮动状态,但该节点NI I的电压被电容器CA保持。
[0012]接着,在时刻tl,若输入至时钟端子CK的时钟信号CKl变为高电平,则NMOS晶体管Q2的源极电压上升。若NMOS晶体管Q2的源极电压上升,则通过电容器的自举效果,节点Nll的电压被推到比电源电压VDD更高的电压。若NMOS晶体管Q2的栅极电压变为高电压,则NMOS晶体管Q2不会因其阈值电压Vth而产生电压降,将输入至时钟端子CK的时钟信号CKI的高电平传输至输出端子OUTl。由此,输出信号OUTl变为高电平从而进行有效输出。
[0013]之后,在时刻t2,若输入至时钟端子CKB的时钟信号CK2变为高电平,则NMOS晶体管Q5导通,从而节点N21的电压上升。若节点N21的电压上升,则NMOS晶体管Q3和NMOS晶体管Q4的栅极电压上升,这些匪OS晶体管Q3和匪OS晶体管Q4均导通,节点Nll的放电和输出端子OUT的下拉同时进行。由此,输出信号OUTl变为低电平从而进行非有效输出。之后,每当输入至时钟端子CKB的时钟信号CK2的信号电平周期性的变为高电平时,NMOS晶体管Q5导通,由此节点N21的信号电平维持在高电平。其结果,在时刻t2之后,NMOS晶体管Q3、Q4均维持导通状态,输出信号OUTl维持在低电平。
[0014]对于第二级移位寄存器单位电路SRU2也相同,通过在时刻tl将第一级的移位寄存器单位电路SRUl的输出端子OUTl的输出信号输入至第二级移位寄存器单位电路SRU2的置位端子SET,节点N12被预充电。然后,在时刻t2,从第二级的移位寄存器单位电路SRU2的输出端子OUT输出输出信号0UT2。然后,在时刻t3,若时钟信号CKl变为高电平,则第二级移位寄存器单位电路SRU2的节点NI 2的放电和输出端子OUT的下拉同时进行,输出信号0UT2变为低电平从而进行非有效输出。
[0015]之后,到最后一级移位寄存器单位电路SRUn为止都重复相同的动作。其结果,多个移位寄存器单位电路SRUl、SRU2、SRU3、、SRUn实施移位动作,将高电平的脉冲信号依次输出至扫描线 GLl、GL2、GL3、…、GLn。
若采用该移位寄存器,则不会产生贯通电流,仅使用二相时钟信号CKl、CK2和前一级的输出信号作为输入信号,从而能稳定地进行移位动作。
[0016]接着,对于从构成移位寄存器的多个移位寄存器单位电路SRUl、SRU2、SRU3、…、SRUn的全部输出端子OUT同时输出高电平的输出信号的全导通动作进行说明。
在启动全导通动作的情况下,全导通控制信号AON设定为高电平,其反相信号即全导通控制信号AONB设定为低电平。此外,在本例中,起始脉冲信号ST、时钟信号CK1、CK2都设定为高电平。
[0017]若全导通控制信号AON设定为高电平、全导通控制信号AONB设定为低电平,则在第一级的移位寄存器单位电路SRUl中,匪OS晶体管Q9为导通状态,NMOS晶体管Q8为截止状态。此外,在该情况下,匪OS晶体管Q6截止、匪OS晶体管Q7导通,因此节点N21变为低电平(接地电压VSS),栅极与节点N21连接的匪OS晶体管Q3截止。由此,不存在将输出端子OUT驱动成低电平的要素。若在上述的状态下匪OS晶体管Q9变为导通状态,则高电平的输出信号OUTI输出至输出端子OUT。
[0018]对于第二级之后的移位寄存器单位电路SRU2、SRU3、…、SRUn中,从前一级的输出端子OUT向其置位端子SET输入高电平的输出信号,因此第二级之后的移位寄存器单位电路也进行与第一级相同的动作。由此,从移位寄存器单位电路SRUl、SRU2、SRU3、…、SRUn输出至扫描线61^1、61^、61^3、-_、61^的全部输出信号都呈高电平,由此进行全导通动作。
[0019]此处,根据在专利文献I中记载的技术,在全导通动作时,若全导通控制信号AON及输入至置位端子SET的起始脉冲信号ST为高电平,则NMOS晶体管Q5、Q7均导通,但是全导通控制信号AONB为低电平,匪OS晶体管Q6截止,因此非有效输出控制部SRUA内的贯通电流被切断。
[0020]此外,在全导通动作时,若全导通控制信号AON呈高电平,全导通控制信号AONB呈低电平,则薄膜晶体管Q8与NMOS晶体管Q6—起截止。由此,有效输出控制部SRUB内的贯通电流被切断。此外,若匪OS晶体管Q6截止,则节点N2的信号电平基于输入至置位端子SET的信号而被匪OS晶体管Q7设为低电平。若节点N2的信号电平为低电平,则栅极与节点N2连接的NMOS晶体管Q3截止,因此还能防止流过NMOS晶体管Q2、Q3的贯通电流。
现有技术文献专利文献
[0021 ] 专利文献1:国际专利公开2012/029799号

【发明内容】

发明所要解决的技术问题
[0022]为了使显示装置的边框进一步变窄,需要减少移位寄存器的晶体管数量。但是,根据上述的现有技术,为了防止全导通动作时的贯通电流等,需要具备NMOS晶体管Q6、Q8,因此存在移位寄存器的晶体管数量增加的问题。此外,NMOS晶体管Ql和匪OS晶体管Q8串联连接,因此在对节点NI进行充电情况下,节点NI的充电电压会因匪OS晶体管Ql和匪OS晶体管Q8的阈值电压Vth和导通电阻等降低。因此,还存在从栅极与节点NI连接的匪OS晶体管Q2输出的输出信号的信号电平会降低的弊端。
本发明的一个实施方式是鉴于上述问题而完成的,其目的是提供一种能使晶体管数量减少的移位寄存器及具备该移位寄存器的显示装置。
解决技术问题的技术方案
[0023]根据本发明的一个实施方式的移位寄存器是多个单位电路从属连接而形成的移位寄存器,所述单位电路包括:在被提供第一时钟信号的时钟端子和输出端子之间连接有电流回路的第一输出晶体管;在所述输出端子和规定电位节点之间连接有电流回路的第二输出晶体管;设定部,该设定部在用于将所述多个单位电路的输出信号的信号电平设定为规定的信号电平的控制信号为有效的情况下,将所述输出端子的信号电平设定为所述规定的信号电平;第一输出控制部,该第一输出控制部在所述控制信号为有效的情况下,响应所述控制信号并使所述第一输出晶体管截止,在所述控制信号为非有效的情况下,响应接在所述第一时钟信号之后的第二时钟信号或与所述第一时钟信号同步的信号,并将输入信号提供至所述第一输出晶体管的控制电极并使所述第一输出晶体管导通;以及第二输出控制部,该第二输出控制部在所述控制信号为有效的情况下,使所述第二输出晶体管截止,在所述控制信号为非有效的情况下,响应接在所述第一时钟信号之后的第二时钟信号,使所述第一输出晶体管截止,并且使所述第二输出晶体管导通。
技术效果
[0024]根据本发明,能使构成移位寄存器的晶体管数量减少。
【附图说明】
[0025]图1是表示本发明的第I实施方式的显示装置的结构例的简要框图。
图2是表示第I实施方式的移位寄存器的结构例的简要框图。
图3是表示第I实施方式的移位寄存器单位电路的结构例的电路图。
图4A是表示第I实施方式的移位寄存器的第一动作例的时序图。
图4B是表示第I实施方式的移位寄存器的第二动作例的时序图。
图5是用于说明第I实施方式的显示装置的接通流程的动作例的时序图。
图6A是用于说明第I实施方式的显示装置的断开流程的第一动作例的时序图。
图6B是用于说明第I实施方式的显示装置的断开流程的第二动作例的时序图。
图7是用于说明第I实施方式的显示装置的强制切断时的动作例的时序图。 图8是表示第2实施方式的移位寄存器单位电路的结构例的电路图。
图9A是表示第2实施方式的移位寄存器的第一动作例的时序图。
图9B是表示第2实施方式的移位寄存器的第二动作例的时序图。
图10是表示第3实施方式的移位寄存器单位电路的结构例的电路图。
图11是表示第4实施方式的移位寄存器单位电路的结构例的电路图。
图12是表示第5实施方式的移位寄存器单位电路的结构例的电路图。
图13是表示第6实施方式的移位寄存器单位电路的结构例的电路图。
图14A是表示第6实施方式的移位寄存器的第一动作例的时序图。
图14B是表示第6实施方式的移位寄存器的第二动作例的时序图。
图15是表示第7实施方式的移位寄存器单位电路的结构例的电路图。
图16是表示第8实施方式的移位寄存器的结构例的简要框图。
图17是表示第8实施方式的移位寄存器单位电路的结构例的电路图。
图18A是表示第8实施方式的移位寄存器单位电路的第一详细例的电路图。
图18B是表示第8实施方式的移位寄存器单位电路的第二详细例的电路图。
图18C是表示第8实施方式的移位寄存器单位电路的第三详细例的电路图。
图19A是表示第8实施方式的移位寄存器的第一动作例的时序图。
图19B是表示第8实施方式的移位寄存器的第二动作例的时序图。
图19C是表示第8实施方式的移位寄存器的第三动作例的时序图。
图20是表示第9实施方式的移位寄存器单位电路的结构例的电路图。
图21A是表示第9实施方式的移位寄存器的第一动作例的时序图。
图21B是表示第9实施方式的移位寄存器的第一动作例的时序图。
图22是表示现有技术的移位寄存器的结构例的框图。
图23是表示现有技术的移位寄存器单位电路的结构例的电路图。
图24A是表示现有技术的移位寄存器的第一动作例的时序图。
图24B是表示现有技术的移位寄存器的第二动作例的时序图。
【具体实施方式】
[0026][第I实施方式]
(结构的说明)
对于本发明的第I实施方式进行说明。
图1是表示本发明的第I实施方式的显示装置100的结构例的简要框图。显示装置100是例如有源矩阵型的液晶显示装置,包括:显示部110;扫描线驱动电路(栅极驱动器)120;信号线驱动电路(源极驱动器)130;显示控制电路140;电源电路150;信号线选择用薄膜晶体管(模拟开关)TSl、TS2、…、TSm;以及其他电路。
[0027]显示部110具备以在垂直线方向延伸的方式配置的多根信号线SLl、SL2、…、SLm(m:自然数)、以在水平线方向延伸的方式配置的多根扫描线GL1、GL2、…、GLn (η:自然数)、以及多个像素部ΡΙΧ。
[0028]多个像素部PIX以位于信号线SLl、SL2、…、SLm和扫描线GLl、GL2、…、GLn的交叉点的方式呈行列状配置,从而形成显示装置100的显示区域。此外,多个像素部PIX分别具备配置在两块基板间的液晶(液晶材料)LC、设置在其中一块基板上的像素用薄膜晶体管TC、由上述液晶LC形成的像素电容部(辅助电容)CS、以及设置在另一块基板上的相对电极(透明电极)Tcom。
[0029]像素用薄膜晶体管TC的栅极与通过上述交叉点的扫描线GLp(p:满足I< ρ < η的任意整数)连接,源极与信号线SLq(q:满足I Sq Sm的任意整数)连接,漏极与像素电容部CS的第一端子连接。像素电容部CS用于保持与基于显示装置100上显示视频(图像)的数据信号的各像素值(灰度值)对应的电压。像素电容部CS的第二端子与辅助电容电极线CSL连接。
此外,在本实施方式中,虽然假设VA(Vertical Alignment—垂直对齐)方式并具备辅助电容电极线CSL,然而不限定于本实施例,本发明可以适用IPS(In Plane Switching—平面转换)方式等任意方式,例如像素电容部CS的第二电极可以与相对电极Tcom连接。
[0030]在本实施方式中,像素用薄膜晶体管TC是η沟道型场效应晶体管。但是,像素用薄膜晶体管TC不限定于η沟道型薄膜晶体管,能使用任意种类的晶体管。
[0031]扫描线驱动电路120具备移位寄存器121,通过该移位寄存器121将扫描信号(在后文中阐述的栅极信号Gl、G2、…、Gn)依次提供至扫描线GLl、GL2、…、GLn。像素部PIX响应从移位寄存器121提供
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