专利名称：具有掩埋栅的半导体器件及其制造方法
技术领域：
本发明涉及制造半导体器件的方法，更具体而言，涉及具有掩埋栅的半导体器件 及其制造方法。
背景技术：
随着诸如DRAM的半导体器件的尺寸的缩小，对栅线进行图案化和确保静态电容 (Cs)变得更加困难。为了解决在对栅线图案化和确保静态电容(Cs)方面的困难，深入开发 了掩埋栅结构。由于降低了栅线与位线之间的寄生电容，掩埋栅结构不存在对栅线进行图案化的 方面的问题，并可以确保静态电容(Cs)。图1是具有掩埋栅的常规半导体器件的截面图。参照图1，在半导体衬底11中形成隔离层12，并且利用刻蚀工艺使用硬掩膜层14 在半导体衬底11中形成具有特定深度的沟槽15。在沟槽15的表面形成栅绝缘层16。在 栅绝缘层16上形成掩埋栅17和18以填充沟槽15的一部分。在掩埋栅之上形成层间绝缘 层19以填充沟槽15的其他部分。结区13形成在沟槽15两侧的半导体衬底11中。为了形成图1所示的常规的掩埋栅，沉积栅导电层，直到将沟槽填充为止，并顺序 地进行化学机械抛光(CMP)工艺和回蚀工艺。根据现有技术，通过堆叠氮化钛(TiN)层17和钨(W)层18来代替多晶硅层，以形 成用作掩埋栅的栅导电层。据此，降低了掩埋栅的电阻。然而，由于氮化钛(TiN)层17具有高的功函数，因此在用NM0SFET实现的DRAM的 单元结构中电场升高。具体而言，由于电场在存储节点接触孔与位线接触孔相遇的结区13 中进一步升高，因此栅极诱导漏极漏电(GIDL)特性恶化。
发明内容
本发明的一些实施例旨在提供一种具有掩埋栅的半导体器件及其制造方法，该半 导体器件能够防止GIDL特性恶化。本发明的一些实施例旨在提供一种半导体器件，所述半导体器件包括在衬底中 形成的沟槽；在所述沟槽的两侧的衬底中形成的结区；在所述沟槽的表面上形成的第一栅 绝缘层；第一掩埋导电层，形成在所述第一栅绝缘层之上以填充所述沟槽的一部分；第二 掩埋导电层，形成在所述第一掩埋导电层与所述第一栅绝缘层之间，以在所述第一掩埋导 电层与所述第一栅绝缘层之间提供间隙；以及掩埋于所述间隙中的第二栅绝缘层。本发明的一些实施例旨在提供一种制造半导体器件的方法，所述方法包括以下步骤在半导体衬底中形成结区；刻蚀所述半导体衬底以形成沟槽；在所述沟槽的表面形成 第一栅绝缘层；在所述第一栅绝缘层之上顺序地形成第一导电层和第二导电层以填充所述 沟槽；同时地刻蚀所述第二导电层和所述第一导电层以形成掩埋栅，所述掩埋栅填充所述 沟槽的一部分；部分地刻蚀所述掩埋栅的第一导电层以形成间隙；以及形成第二栅绝缘层 以填充所述间隙。
图1是具有掩埋栅的常规的半导体器件的截面图。图2是根据一个实施例的具有掩埋栅的半导体器件的截面图。图3A至3F是表示根据一个实施例的具有掩埋栅的半导体器件的制造方法的截面 图。
具体实施例方式通过下列描述可以理解本发明的其他目的和优点，并且通过参照本发明的实施 例，本发明的其他目的和优点变得清楚。在附图中，为清楚起见，对图示的层和区域的厚度进行了夸大处理。当提及第一层 在第二层“上”或在衬底“上”时，可以指第一层直接形成在第二层或衬底上，或还可以指在 第一层与第二层之间或者第一层与衬底之间可以存在第三层。此外，相同或相似的附图标 记表示相同或相似的结构单元，尽管这些相同或相似的附图标记在本发明的不同实施例或 附图中出现。图2是根据本发明的一个实施例的具有掩埋栅的半导体器件的截面图。参照图2，半导体器件包括具有沟槽25的半导体衬底21 ；在沟槽25的表面上形 成的第一栅绝缘层26 ；掩埋栅，形成在第一栅绝缘层26之上以填充沟槽25的一部分；以及 层间绝缘层31，形成在掩埋栅之上以填充沟槽25的其他部分。隔离层22形成在半导体衬 底21中，而沟槽25形成在隔离层22和有源区中。结区23形成在沟槽25两侧的有源区内。另外，掩埋栅具有氮化钛图案27B和钨图案28A的双层结构，并且在钨图案28A与 第一栅绝缘层26之间形成有第二栅绝缘层30。即，在氮化钛图案27B之上形成有第二栅绝 缘层30。将氮化钛图案27B的表面高度降低，以便在钨图案28A与第一栅绝缘层26之间形 成第二栅绝缘层30。如下文在制造方法中将要描述的那样，利用湿法刻蚀工艺形成具有降 低了的表面高度的氮化钛图案27B，并由此形成间隙。用第二栅绝缘层30填充该间隙。该 间隙的深度可以等于或大于结区23的深度。换言之，间隙可以从沟槽25的顶部延伸至半 导体器件内，至少和结区23 —样深。在图2中，掩埋栅具有氮化钛图案27B和钨图案28A的双层结构，而栅绝缘层具有 第一栅绝缘层26和第二栅绝缘层30的双层结构。即，栅绝缘层的厚度D2仅在与结区23 相邻处局部地变厚。具体而言，栅绝缘层中的第二栅绝缘层30位于钨图案28A与第一栅绝缘层26之 间。即，由于第二栅绝缘层30位于钨图案28A与第一栅绝缘层26之间，而并没有氮化钛图 案27B，因此栅绝缘层的厚度D2增加，据此来抑制GIDL现象。图3A至3F是表示根据本发明的一个实施例的具有掩埋栅的半导体器件的制造方法的截面图。参照图3A，利用浅沟槽隔离(STI)工艺在半导体衬底21中形成隔离层22。在这 种情况下，隔离层22可以包括氧化物层，诸如高密度等离子体(HDP)氧化物层或旋涂电介 质(SOD)层。利用离子注入工艺形成结区23。可替换地，可以在形成掩埋栅(未显示)之后形 成结区23。利用刻蚀工艺使用硬掩膜层24作为刻蚀阻挡层，来形成沟槽25，在该沟槽25中要 形成掩埋栅。可以通过对隔离层22以及形成有结区23的半导体衬底21进行刻蚀，来形成 沟槽25。由于栅通常为线型的，因此沟槽25也为线型的。线型的沟槽25跨半导体衬底21 和隔离层22地形成。在这种情况下，由于半导体衬底21与隔离层22之间的刻蚀选择性不 同，所以隔离层22被进一步刻蚀。因此，在隔离层22中的沟槽25可以更深。例如，在半导 体衬底21中形成的沟槽的深度处于约1000 A至约1500 A的范围，而在隔离层22中形成的 沟槽的深度处于约1500 A至约2000人的范围。用于形成沟槽25的刻蚀工艺使用硬掩膜层24作为刻蚀阻挡层。利用光致抗蚀剂 图案(未显示)将硬掩膜层24图案化。可以利用在刻蚀半导体衬底21时具有高刻蚀选 择性的材料来形成硬掩膜层24。例如，硬掩膜层24具有氧化物层和氮化物层的堆叠结构。 在这种情况下，氧化物层的厚度处于约30 A至约100 A的范围，而氮化物层的厚度处于约 100 A至约500 A的范围。沟槽25比结区23形成得更深。在采用硬掩膜层24的情况下，可以在形成沟槽25之后将光致抗蚀剂图案剥离。为 方便起见，用衬底21表示形成有隔离层22、结区23和沟槽25的衬底。参照图3B，在沟槽25的侧壁和底部形成第一栅绝缘层26。可以通过对沟槽25的 表面进行氧化来形成第一栅绝缘层26。以与形成栅绝缘层的典型工艺基本类似的方式，沟 槽25的表面可以通过热氧化工艺来氧化。利用氧化工艺形成氧化硅层。由于半导体衬底 21是硅衬底，通过氧化工艺形成氧化硅(SixOy)层。可替换地，可以利用沉积工艺形成第一 栅绝缘层26。在第一栅绝缘层26之上顺序地形成氮化钛层27和钨层28从而填充沟槽25。沿 着下层结构的轮廓薄薄地沉积氮化钛层27，并且在氮化钛层27上沉积钨层28直到沟槽25 被完全填充为止。参照图3C，进行分离掩埋栅的工艺。即，进行平坦化工艺——如化学机械抛光 (CMP)——直到暴露出硬掩膜层24之上的第一栅绝缘层26为止，并进行回蚀工艺。其结果， 氮化钛图案27A和钨图案28A仍保持填充沟槽25的一部分。通过顺序地形成氮化钛图案27A和钨图案28A，完成掩埋栅的形成。S卩，掩埋栅具 有氮化钛图案27A和钨图案28A的双层结构，并填充沟槽25的一部分。由于在掩埋栅中使用了氮化钛图案27A，因此可以稳定地保持确定单元的阈值电 压的功函数值。此外，钨图案28A降低了掩埋栅的电阻，从而提高了半导体器件的工作速 度。因此，氮化钛图案27A用作驱动晶体管的栅电极，而钨图案28A用于降低掩埋栅的电阻。在掩埋栅结构中，氮化钛图案27A引起GIDL特性的恶化，因为在存储节点接触孔 与位线接触孔相遇的结区23中的电场升高。
由于这一原因，与结区23相邻的氮化钛图案27A被部分地去除。参照图3D，部分地去除氮化钛图案27A的上部，以在钨层28A和第一栅绝缘层26 之间形成间隙29。因此，形成具有降低了的高度的氮化钛图案27B。降低了的高度对应于 与结区23的接触深度。S卩，间隙29的深度可以等于或大于结区23的深度。为了选择性地只去除氮化钛图案27B，进行湿法刻蚀工艺。例如，可以用硫酸 (H2SO4)和过氧化氢(H2O2)的混合水溶液进行湿法刻蚀工艺。参照图3E，通过在所得到的结构之上形成第二栅绝缘层30来填充间隙29。通过 形成第二栅绝缘层30，在结区23与钨图案28A之间设置双层栅绝缘层。即，设置包括第一 栅绝缘层26和第二绝缘层30的双层栅绝缘层。由于所述双层栅绝缘层的缘故，在钨图案 28A与结区23之间形成了具有大厚度D2的栅绝缘层。该栅绝缘层的厚度D2比图1中所示 的常规的栅绝缘层的厚度Dl要大。由此，所述双层结构增大了栅绝缘层的厚度，据此来防止GIDL现象。参照图3F，在所得到的结构之上形成层间绝缘层31。层间绝缘层31包括具有优 良的间隙填充特性的氧化物层。例如，层间绝缘层31由基于聚硅氮烷的旋涂电介质(SOD) 形成。此外，在薄薄地密封了氮化层之后，层间绝缘层31可以间隙填充氧化物层。根据本发明的实施例，掩埋栅具有氮化钛图案和钨图案的双层结构，而栅绝缘层 具有第一栅绝缘层和第二栅绝缘层的双层结构。因此，所述栅绝缘层仅在结区的周围局部 地变厚，据此来防止GIDL现象。具体而言，由于第二栅绝缘层位于钨图案与第一栅绝缘层之间，而没有氮化钛图 案，所以栅绝缘层的厚度增加，据此来进一步防止GIDL现象。虽然已经依照具体实施例描述了本发明，但对于本领域技术人员来说明显的是， 在不脱离所附的权利要求所限定的本发明的精神和范围的前提下，可以进行各种变化和修改。
权利要求
一种半导体器件，包括在衬底中形成的沟槽；在所述沟槽的两侧的衬底中形成的结区；在所述沟槽的表面形成的第一栅绝缘层；第一掩埋导电层，形成在所述第一栅绝缘层之上以填充所述沟槽的一部分；第二掩埋导电层，形成在所述第一掩埋导电层与所述第一栅绝缘层之间，以在所述第一掩埋导电层与所述第一栅绝缘层之间提供间隙；和掩埋于所述间隙中的第二栅绝缘层。
2.如权利要求1所述的半导体器件，其中，所述第一掩埋导电层包括钨层，而所述第二 掩埋导电层包括氮化钛层。
3.如权利要求1所述的半导体器件，其中，所述第一栅绝缘层和第二栅绝缘层包括氧化硅层。
4.如权利要求1所述的半导体器件，其中，所述间隙的深度至少与所述结区的深度实 质上相同。
5.一种制造半导体器件的方法，所述方法包括以下步骤 提供半导体衬底；刻蚀所述半导体衬底以形成沟槽； 在所述沟槽的表面形成第一栅绝缘层；在所述第一栅绝缘层上顺序地形成第一导电层和第二导电层来填充所述沟槽； 同时地刻蚀所述第二导电层和所述第一导电层，以形成掩埋栅来填充所述沟槽的一部分；部分地刻蚀所述掩埋栅的所述第一导电层，以形成间隙；以及 形成第二栅绝缘层，以填充所述间隙。
6.如权利要求5所述的方法，其中，所述第一导电层包括氮化钛层，而所述第二导电层 包括钨层。
7.如权利要求6所述的方法，其中，在形成所述间隙的步骤中，使用湿法刻蚀工艺来选 择性地刻蚀所述氮化钛层。
8.如权利要求7所述的方法，其中，使用硫酸H2SO4和过氧化氢H2O2的混合水溶液进行 所述湿法刻蚀工艺。
9.如权利要求5所述的方法，所述方法在形成所述沟槽的步骤之前还包括在所述半导 体衬底中形成结区的步骤。
10.如权利要求9所述的方法，其中，所述间隙的深度至少与所述结区的深度实质上相同。
11.如权利要求5所述的方法，其中，所述第一栅绝缘层和所述第二栅绝缘层包括氧化硅层。
全文摘要
本发明提供一种半导体器件及其制造方法。所述半导体器件包括在衬底中形成的沟槽；在所述沟槽两侧的衬底中形成的结区；在所述沟槽的表面形成的第一栅绝缘层；第一掩埋导电层，形成在所述第一栅绝缘层之上以填充所述沟槽的一部分；第二掩埋导电层，形成在所述第一掩埋导电层与所述第一栅绝缘层之间，以在所述第一掩埋导电层与所述第一栅绝缘层之间提供间隙；以及掩埋于所述间隙中的第二栅绝缘层。
文档编号H01L21/28GK101944531SQ20101017114
公开日2011年1月12日 申请日期2010年5月13日 优先权日2009年7月3日
发明者徐大永, 金杜康 申请人:海力士半导体有限公司