隔离型ldmos器件及其制造方法
【专利摘要】本发明公开了一种隔离型LDMOS器件，深N阱分成上下两部分，深N阱将器件的源区、漏区和体区全部包括，在深N阱的周侧形成有隔离环。通过上部分的掺杂浓度调节N管的关态击穿电压和N管或P管的N型区和隔离环之间的寄生PN结的击穿电压，通过下部分的掺杂浓度调节N管或P管的寄生PNP晶体管的纵向穿通电压。本发明能增大器件设计的工艺窗口并有利于N管和P管的集成和在高压侧开关中的应用；还能省略高压N阱，从而节省一层光刻、降低工艺成本以及节约器件外围面积，还能能消除高压N阱和深N阱的交界面的位置改变对N管的关态击穿电压产生的波动影响，有利于工业生产控制。本发明还公开了一种隔离型LDMOS器件的制造方法。
【专利说明】隔离型LDMOS器件及其制造方法
【技术领域】
[0001]本发明涉及半导体集成电路制造领域，特别是涉及一种隔离型LDMOS器件；本发明还涉及一种隔离型LDMOS器件的制造方法。
【背景技术】
[0002]现有技术中，隔离型LDMOS器件分为N型器件即隔离型NLDMOS器件和P型器件即隔离型LDPMOS器件；有时，隔离型NLDMOS器件和隔离型PLDMOS器件集成在同一衬底上进行制备。
[0003]如图1所示，是现有隔离型NLDMOS器件的结构图；在P型衬底17中形成有深N阱
10。在深N阱10中形成有由高压P阱9和低压P阱7组成的体区，在体区中形成有体区引出区5和源区3 ;在P型衬底17表面形成有多个场氧化层11，场氧化层11用于实现各有源区之间的隔离，场氧化层11为浅沟槽隔离场氧(STI)或局部场氧(LOCOS)。栅极由叠加于体区表面的栅介质层如栅氧2和多晶硅栅I组成。在深N阱10的外侧形成有和其横向接触的高压N阱8，在高压N阱8中形成有由低压N阱6和N+区4组成的漏区；在漏区和体区之间包括由一个场氧化层11，场氧化层11的一侧和漏区接触，另一侧和体区相隔一定距离；多晶硅栅I的一侧和源区3自对准，另一侧延伸到漏区侧的场氧化层11的表面上。被多晶硅栅I所覆盖的体区即低压P阱7的表面用于形成沟道，在体区和漏区即低压P阱6之间的深N阱10和高压N阱8组成器件的漂移区。在漏区外侧的P型衬底17中形成有由高压P阱9和低压P阱7叠加形成的隔离环，在隔离环的表面形成有有P+区12组成的衬底引出区，该衬底引出区用于引出衬底电极。
[0004]如图2所示，是现有隔离型PLDMOS器件的结构图；现有隔离型PLDMOS和NLDMOS能集成在一起形成，所以两个器件的很多区域都能同时形成，如深N阱10，高压P阱9，低压P阱7，高压N阱8，低压N阱6，以及各N+区和P+区，但是两个器件各区域的形成位置和功能结构会有变化。在现有隔离型PLDMOS中，体区由形成于深N阱10中的低压N阱6组成；体区的低压N阱6还延伸到深N阱10外侧的高压N讲8中，由形成于低压N阱6表面的P+区13组成源区，由形成于低压N阱6表面的N+区15组成体区引出区；在形成于深N阱10中的高压P阱9和体区侧面接触并组成器件的漂移区，由形成于漂移区中的低压P阱7和P+区14组成漏区。现有隔离型PLDMOS的隔离环结构和NLDMOS的相同。栅极也是由叠加于体区表面的栅介质层如栅氧2和多晶硅栅I组成。
[0005]现有技术中，隔离型NLDMOS器件和隔离型PLDMOS器件集成在一起制备，这时两个器件的深N阱10需要采用相同的工艺形成。在隔离型NLDMOS器件中，漂移区的靠近体区的部分由深N阱10、漂移区的另一部分由高压N阱8组成，故深N阱10的掺杂浓度要满足隔离型NLDMOS器件的关态击穿电压的需要，当深N阱10的掺杂浓度增加时，显然漂移区靠近体区一侧的浓度会增加，这会降低器件的关态击穿电压。在隔离型PLDMOS器件中，深N阱10的主要作用是将P型衬底10和P型的漂移区即高压P阱9和漏区即低压P阱7和P+区14隔开，即由漂移区和漏区、深N阱10和P型衬底10之间组成一个寄生的PNP晶体管，当深N阱10的浓度增加时，寄生PNP晶体管的穿通电压较大，这时P型衬底10和顶部的漂移区和漏区容易隔离开；而当深N阱10的浓度降低时，寄生PNP晶体管的穿通电压变小，这时P型衬底10和顶部的漂移区和漏区容易穿通。由上可知，深N阱10的掺杂浓度在隔离型NLDMOS器件和隔离型PLDMOS器件中分别具有不同的要求，在隔离型NLDMOS器件中，深N阱10要求具有较低的掺杂，以满足器件的较高的关态击穿电压的要求；而在隔离型PLDMOS器件中，深N阱10要求具有较高的掺杂，以满足器件的寄生PNP晶体管具有较高的穿通电压的要求；一般，隔离型NLDMOS器件的关态击穿电压要求设置在漏极的操作电压的1.2倍以上，隔离型PLDMOS器件的寄生PNP晶体管具有较高的穿通电压也要求设置在源极的操作电压的1.2倍以上。
[0006]在具体应用中，隔离型NLDMOS器件即能应用在高压侧也能应用在低压侧，如图3所示，是现有隔离型NLDMOS器件在高压侧开关(High-side switch)和低压侧开关(Low-side switch)的应用原理图；如隔离型NLDMOS器件1la的漏极通过负载102a连接到电源电压VDD、源极接地，栅极连接控制信号，隔离型NLDMOS器件1la为低压侧开关应用。隔离型NLDMOS器件1lb为高压侧开关应用，此时，隔离型NLDMOS器件1lb的漏极接电源电压VDD，源极通过负载102b接地；由于源极通过负载102b接地，这时源区和体区位于高电位一侧，而P型衬底17接地，这样深N阱10需要实现体区和底部的P型衬底17的隔离，即保证P型的体区、深N阱10和P型衬底17组成的寄生PNP不穿通。对于隔离型PLDMOS器件，一般应用于高压侧，深N阱10的主要作用是将P型衬底10和顶部的漂移区和漏区隔开，即使其寄生的PNP晶体管不穿通。
[0007]现有技术中，由于深N阱10的掺杂要求要同时满足隔离型NLDMOS器件的关态击穿电压的要求以及高压侧应用时寄生PNP晶体管的穿通电压的要求，以及和隔离型PLDMOS器件集成时隔离型PLDMOS器件的寄生PNP晶体管的穿通电压的要求，故深N阱10的工艺窗口很小。也即只有很小的一个掺杂浓度范围的深N阱10满足工艺要求。在现有技术中还通过形成高压N阱8来提高器件的性能:
[0008]在图1所示的现有隔离型NLDMOS器件中，高压N阱8的作用有两点:一是提高器件关态击穿电压到1.2倍的漏极即漏区电极的操作电压以上，二是提高P型的隔离环和漏极的N型区即低压N阱6和N+区4之间的寄生PN结的反向击穿电压到1.2倍的漏极的操作电压以上，从而保证深N阱10与高压N阱8组成的隔离阱能够和P型衬底17实现电学隔离。
[0009]在图2所示的现有隔离型PLDMOS器件中，高压N阱8的作用为:提高P型的隔离环和体区的P型区即低压N阱6和N+区15之间的寄生PN结的反向击穿电压到1.2倍的漏极的操作电压以上，从而保证深N阱10与高压N阱8组成的隔离阱能够和P型衬底17实现电学隔离。
[0010]增加高压N阱8虽然能够带来提高隔离型NLDMOS器件的关态击穿电压和提高隔离型NLDMOS器件和PLDMOS器件的深N阱10和P型衬底17之间的隔离的作用，但是这也带来了以下三处劣势:
[0011]第一、增加高压N讲8会多一层光刻,增加了工艺成本。
[0012]第二、为了提高深N阱10与高压N阱8组成的隔离阱和P型衬底17之间的耐压达到器件漏极工作电压的1.2倍以上，需要把高压N阱8打开的区域尺寸拉大，这样就增加了器件外围尺寸。
[0013]第二、图1中深N阱10与高压N阱8在多晶硅栅I的下方交界处的位置对N管即隔离型NLDMOS器件关态击穿电压比较敏感，当光刻、掺杂注入、炉管等工艺有较小波动时，深N阱10以及高压N阱8在多晶硅栅I下方交界处的位置也会发生较小的变化，而N管关态击穿电压会有比较大的波动，这对于工业生产控制不利。
【发明内容】
[0014]本发明所要解决的技术问题是提供一种隔离型LDMOS器件，能同时对器件的关态击穿电压和纵向穿通电压进行调节并分别实现两个击穿电压的提高，能减少工艺成本、节约器件外围面积，能提高N管器件的关态击穿电压稳定性并有利于工业生产控制。为此，本发明还提供一种隔离型LDMOS器件的制造方法。
[0015]为解决上述技术问题，本发明提供的隔离型LDMOS器件包括:
[0016]深N阱，形成于P型衬底中，所述深N阱分为上部分和下部分，所述下部分由深N阱注入区组成，所述上部分由所述深N阱注入区叠加上P型注入区组成，所述深N阱注入区和所述P型注入区采用相同的注入窗口，所述P型注入区的结深小于所述深N阱注入区的结深，所述P型注入区叠加到所述深N阱注入区后使所述上部分为N型掺杂且掺杂浓度小于所述下部分的掺杂浓度。
[0017]隔离环形成于所述P型衬底中并用于引出衬底电极，所述隔离环围绕在所述深N阱的周侧，所述隔离环由高压P阱组成、或所述隔离环由低压P阱组成、或所述隔离环由低压P阱叠加于高压P阱中组成，在所述隔离环表面形成有由P+区组成隔离环引出区。
[0018]隔离型LDMOS器件为隔离型LNMOS器件或隔离型PLDMOS器件。
[0019]当所述隔离型LDMOS器件为隔离型LNMOS器件时，所述隔离型LNMOS器件的体区形成于所述深N阱中且由叠加的高压P阱和低压P阱组成，在所述隔离型LNMOS器件的体区中形成有由N+区组成的源区以及形成有由P+区组成的体区引出区；所述隔离型LNMOS器件的漏区包括形成于所述深N阱中的低压N阱和形成于该低压N阱中的N+区，所述隔离型LNMOS器件的漏区和体区之间的区域为漂移区，所述隔离型LNMOS器件的漏区和漂移区都位于所述上部分中且通过调节所述上部分的掺杂浓度调节所述隔离型LNMOS器件的关态击穿电压，所述上部分的掺杂浓度越低所述隔离型LNMOS器件的关态击穿电压越高；所述隔离型LNMOS器件的漏区和所述隔离环之间形成的PN结的击穿电压也由所述上部分的掺杂浓度调节，所述上部分的掺杂浓度越低所述隔离型LNMOS器件的漏区和所述隔离环之间形成的PN结的击穿电压越高；通过调节所述下部分的掺杂浓度调节所述隔离型LNMOS器件的体区、所述深N阱和所述P型衬底组成的寄生PNP的纵向穿通电压，所述下部分的掺杂浓度越高所述隔离型LNMOS器件的体区、所述深N阱和所述P型衬底组成的寄生PNP的纵向穿通电压越高。
[0020]当所述隔离型LDMOS器件为隔离型LPMOS器件时，所述隔离型LPMOS器件的体区形成于所述深N阱中低压N阱组成，在所述隔离型LPMOS器件的体区中形成有由P+区组成的源区以及形成有由N+区组成的体区引出区；所述隔离型LPMOS器件的漂移区由形成于所述深N阱中的高压P阱组成，所述隔离型LPMOS器件的所述高压P阱和所述体区侧面接触，在所述隔离型LPMOS器件的所述高压P阱中形成有由低压P阱和形成于该低压P阱中的P+区组成的漏区；所述隔离型LPMOS器件的体区位于所述上部分中，所述隔离型LPMOS器件的体区引出区和所述隔离环之间形成的PN结的击穿电压由所述上部分的掺杂浓度调节，所述上部分的掺杂浓度越低所述隔离型LPMOS器件的体区引出区和所述隔离环之间形成的PN结的击穿电压越高；通过调节所述下部分的掺杂浓度调节所述隔离型LPMOS器件的漏区、所述深N阱和所述P型衬底组成的寄生PNP的纵向穿通电压，所述下部分的掺杂浓度越高所述隔离型LPMOS器件的漏区、所述深N阱和所述P型衬底组成的寄生PNP的纵向穿通电压越高。
[0021]进一步的改进是，当所述隔离型LDMOS器件为隔离型LNMOS器件时，所述隔离型LNMOS器件的关态击穿电压为所述隔离型LNMOS器件的漏区的操作电压的1.2倍以上，所述隔离型LNMOS器件的漏区和所述隔离环之间形成的PN结的击穿电压为所述隔离型LNMOS器件的漏区的操作电压的1.2倍以上，所述隔离型LNMOS器件的体区、所述深N阱和所述P型衬底组成的寄生PNP的纵向穿通电压为所述隔离型LNMOS器件的漏区的操作电压的1.2倍以上。
[0022]当所述隔离型LDMOS器件为隔离型LPMOS器件时，所述隔离型LPMOS器件的体区引出区和所述隔离环之间形成的PN结的击穿电压为所述隔离型LPMOS器件的源区的操作电压的1.2倍以上，所述隔离型LPMOS器件的漏区、所述深N阱和所述P型衬底组成的寄生PNP的纵向穿通电压为所述隔离型LPMOS器件的源区的操作电压的1.2倍以上。
[0023]进一步的改进是，所述深N阱的结深为7 μ m?8.5 μ m，所述上部分的平均体浓度为5E14cm 3?7E14cm 3,下部分浓的平均体浓度为lE15cm 3?2.5E15cm 3。
[0024]进一步的改进是，所述深N阱注入区的注入能量为1800KeV?2200KeV，注入剂量为7E12cnT2?9E12cnT2 ;所述P型注入区的注入能量为200KeV?300KeV，注入剂量为8Ellcm 2?9.5Ellcm 2。
[0025]进一步的改进是，当所述隔离型LDMOS器件为隔离型LNMOS器件时，在所述体区表面上形成有由栅介质层和多晶硅栅组成的栅极，在所述体区和所述漏区之间形成有一场氧化层，该场氧化层的一侧和所述漏区自对准、所述场氧化层的另一侧和所述体区相隔一定距离，所述多晶硅栅的一侧和所述源区自对准，所述多晶硅栅的另一侧部分延伸到所述场氧化层表面，被所述多晶硅栅所覆盖的所述体区表面用于形成沟道。
[0026]当所述隔离型LDMOS器件为隔离型LPMOS器件时，在所述体区表面上形成有由栅介质层和多晶硅栅组成的栅极，在所述体区和所述漏区之间形成有一场氧化层，该场氧化层的一侧和所述漏区自对准、所述场氧化层的另一侧和所述体区相隔一定距离，所述多晶硅栅的一侧和所述源区自对准，所述多晶硅栅的另一侧部分延伸到所述场氧化层表面，被所述多晶硅栅所覆盖的所述体区表面用于形成沟道。
[0027]为解决上述技术问题，本发明提供的隔离型LDMOS器件的制造方法采用如下步骤形成所述深N阱:
[0028]步骤一、采用光刻工艺打开所述深N阱的形成区域。
[0029]步骤二、在光刻打开的所述深N阱的形成区域进行深N阱注入形成所述深N阱注入区。
[0030]步骤三、在光刻打开的所述深N阱的形成区域进行P型注入形成所述P型注入区。
[0031]步骤四、采用炉管工艺对所述深N阱注入区和所述P型注入区进行退火推阱。
[0032]进一步的改进是，当所述隔离型LDMOS器件为隔离型LNMOS器件时，所述隔离型LNMOS器件的关态击穿电压为所述隔离型LNMOS器件的漏区的操作电压的1.2倍以上，所述隔离型LNMOS器件的漏区和所述隔离环之间形成的PN结的击穿电压为所述隔离型LNMOS器件的漏区的操作电压的1.2倍以上，所述隔离型LNMOS器件的体区、所述深N阱和所述P型衬底组成的寄生PNP的纵向穿通电压为所述隔离型LNMOS器件的漏区的操作电压的1.2倍以上。
[0033]当所述隔离型LDMOS器件为隔离型LPMOS器件时，所述隔离型LPMOS器件的体区引出区和所述隔离环之间形成的PN结的击穿电压为所述隔离型LPMOS器件的源区的操作电压的1.2倍以上，所述隔离型LPMOS器件的漏区、所述深N阱和所述P型衬底组成的寄生PNP的纵向穿通电压为所述隔离型LPMOS器件的源区的操作电压的1.2倍以上。
[0034]进一步的改进是，所述深N阱的结深为7 μ m?8.5 μ m，所述上部分的平均体浓度为5E14cm 3?7E14cm 3,下部分浓的平均体浓度为lE15cm 3?2.5E15cm 3。
[0035]进一步的改进是，所述深N阱注入区的注入能量为1800KeV?2200KeV，注入剂量为7E12cnT2?9E12cnT2 ;所述P型注入区的注入能量为200KeV?300KeV，注入剂量为8Ellcm_2?9.5Ellcm_2 ;步骤四所述退火推阱的温度为1180摄氏度?1200摄氏度，时间为400分钟?500分钟。
[0036]进一步的改进是，所述深N阱的形成区域的横向尺寸为30μπι?40μπι。
[0037]本发明中通过在深N阱的顶部注入P型注入区，P型注入区会对深N阱的顶部的N型杂质部分反型抵消，从而能降低深N阱的顶部的N型掺杂浓度并实现掺杂浓度不同的上部分和下部分，上部分和下部分的不同掺杂浓度所能带来的有益效果为:
[0038]利用上部分较低的掺杂浓度能够调节并提高隔离型NLDMOS器件即N管的关态击穿电压、漏区和隔离环之间形成的PN结的击穿电压以及隔离型LPMOS器件即P管的体区引出区和隔离环之间形成的PN结的击穿电压；而利用下部分较高的掺杂浓度能够调节并提高N管和P管中的寄生PNP管的穿通电压，这样能够实现N管的关态击穿电压和N管和P管的寄生PNP管的穿通电压的分开调节，消除了现有技术中N管的关态击穿电压和N管和P管的寄生PNP管的穿通电压的调节时对深N阱的掺杂浓度要求正好相反的矛盾，从而能增大器件设计的工艺窗口，有利于N管和P管的集成和在高压侧开关中的应用。
[0039]由于通过上部分的掺杂浓度的调节就能调节N管的关态击穿电压和隔离环和对应的N管或P管的N型区域之间的寄生PN结的击穿电压，故本发明能够省略现有技术中所采用用于调节N管的关态击穿电压和隔离环和对应的N管或P管的N型区域之间的寄生PN结的击穿电压的高压N阱，高压N阱的省略能节省一层光刻，从而能减小工艺成本。另外，闻压N讲的省略还能减少器件外围尺寸，从而能提闻集成度。节省闻压N讲之后，深N讲的上部分会直接将漏区包围，故N管的漏区和体区之间的漂移区全部由深N阱的上部分组成，消除了现有技术中采用高压N阱时高压N阱和深N阱的交界面的存在，从而能消除高压N阱和深N阱的交界面的位置改变对N管的关态击穿电压产生的波动影响，有利于工业生产控制。
【专利附图】
【附图说明】
[0040]下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
[0041]图1是现有隔离型NLDMOS器件的结构图；
[0042]图2是现有隔离型PLDMOS器件的结构图；
[0043]图3是现有隔离型NLDMOS器件在高压侧开关和低压侧开关的应用原理图；
[0044]图4是本发明实施例隔离型NLDMOS器件的结构图；
[0045]图5是本发明实施例隔离型PLDMOS器件的结构图。
【具体实施方式】
[0046]如图4所示，是本发明实施例隔离型NLDMOS器件的结构图；如图5所示，是本发明实施例隔离型PLDMOS器件的结构图。本发明实施例隔离型LDMOS器件包括:
[0047]深N阱18，形成于P型衬底如硅衬底17中，在P型衬底17表面形成有多个场氧化层11，场氧化层11用于实现各有源区之间的隔离，场氧化层11为浅沟槽隔离场氧(STI)或局部场氧(LOCOS)。
[0048]所述深N阱18分为上部分和下部分，所述下部分由深N阱注入区组成，所述上部分由所述深N阱注入区叠加上P型注入区组成，所述深N阱注入区和所述P型注入区采用相同的注入窗口，所述P型注入区的结深小于所述深N阱注入区的结深，所述P型注入区叠加到所述深N阱注入区后使所述上部分为N型掺杂且掺杂浓度小于所述下部分的掺杂浓度，即所述P型注入区会对所述深N阱18进行部分反型。
[0049]隔离环形成于所述P型衬底17中并用于引出衬底电极，所述隔离环围绕在所述深N阱18的周侧，所述隔离环由高压P阱9组成、或所述隔离环由低压P阱7组成、或所述隔离环由低压P阱7叠加于高压P阱9中组成，在所述隔离环表面形成有由P+区12组成隔离环引出区。
[0050]隔离型LDMOS器件为隔离型LNMOS器件或隔离型PLDMOS器件。
[0051]如图4所示，当所述隔离型LDMOS器件为隔离型LNMOS器件时，所述隔离型LNMOS器件的体区形成于所述深N阱18中且由叠加的高压P阱9和低压P阱7组成，在所述隔离型LNMOS器件的体区中形成有由N+区3组成的源区以及形成有由P+区5组成的体区引出区；所述隔离型LNMOS器件的漏区包括形成于所述深N阱18中的低压N阱6和形成于该低压N阱6中的N+区4，所述隔离型LNMOS器件的漏区和体区之间的区域为漂移区，所述隔离型LNMOS器件的漏区和漂移区都位于所述上部分中且通过调节所述上部分的掺杂浓度调节所述隔离型LNMOS器件的关态击穿电压，所述上部分的掺杂浓度越低所述隔离型LNMOS器件的关态击穿电压越高；所述隔离型LNMOS器件的漏区和所述隔离环之间形成的PN结的击穿电压也由所述上部分的掺杂浓度调节，所述上部分的掺杂浓度越低所述隔离型LNMOS器件的漏区和所述隔离环之间形成的PN结的击穿电压越高；通过调节所述下部分的掺杂浓度调节所述隔离型LNMOS器件的体区、所述深N阱18和所述P型衬底17组成的寄生PNP的纵向穿通电压，所述下部分的掺杂浓度越高所述隔离型LNMOS器件的体区、所述深N阱18和所述P型衬底17组成的寄生PNP的纵向穿通电压越高。
[0052]较佳为，当所述隔离型LDMOS器件为隔离型LNMOS器件时，所述隔离型LNMOS器件的关态击穿电压为所述隔离型LNMOS器件的漏区的操作电压的1.2倍以上，所述隔离型LNMOS器件的漏区和所述隔离环之间形成的PN结的击穿电压为所述隔离型LNMOS器件的漏区的操作电压的1.2倍以上，所述隔离型LNMOS器件的体区、所述深N阱18和所述P型衬底17组成的寄生PNP的纵向穿通电压为所述隔离型LNMOS器件的漏区的操作电压的1.2倍以上。
[0053]在所述体区表面上形成有由栅介质层如栅氧2和多晶硅栅I组成的栅极，在所述体区和所述漏区之间形成有一场氧化层11，该场氧化层11的一侧和所述漏区自对准、所述场氧化层11的另一侧和所述体区相隔一定距离，所述多晶硅栅I的一侧和所述源区自对准，所述多晶硅栅I的另一侧部分延伸到所述场氧化层11表面，被所述多晶硅栅I所覆盖的所述体区表面用于形成沟道。
[0054]体区引出区5和源区3的顶部分别形成于金属接触并通过正面金属层引出源极和体区电极，源极和体区引出电极连接在一起。在漏区的N+区4的顶部分别形成于金属接触并通过正面金属层引出漏极。在隔离环引出区的P+区12的顶部形成金属接触并通过正面金属层引出衬底电极。
[0055]如图5所示，当所述隔离型LDMOS器件为隔离型LPMOS器件时，所述隔离型LPMOS器件的体区形成于所述深N阱18中低压N阱6组成，在所述隔离型LPMOS器件的体区中形成有由P+区13组成的源区以及形成有由N+区15组成的体区引出区；所述隔离型LPMOS器件的漂移区由形成于所述深N阱18中的高压P阱9组成，所述隔离型LPMOS器件的所述高压P阱9和所述体区侧面接触，在所述隔离型LPMOS器件的所述高压P阱9中形成有由低压P阱7和形成于该低压P阱7中的P+区组成的漏区；所述隔离型LPMOS器件的体区位于所述上部分中，所述隔离型LPMOS器件的体区引出区和所述隔离环之间形成的PN结的击穿电压由所述上部分的掺杂浓度调节，所述上部分的掺杂浓度越低所述隔离型LPMOS器件的体区引出区和所述隔离环之间形成的PN结的击穿电压越高；通过调节所述下部分的掺杂浓度调节所述隔离型LPMOS器件的漏区、所述深N阱18和所述P型衬底17组成的寄生PNP的纵向穿通电压，所述下部分的掺杂浓度越高所述隔离型LPMOS器件的漏区、所述深N阱18和所述P型衬底17组成的寄生PNP的纵向穿通电压越高。较佳为，当所述隔离型LDMOS器件为隔离型LPMOS器件时，所述隔离型LPMOS器件的体区引出区和所述隔离环之间形成的PN结的击穿电压为所述隔离型LPMOS器件的源区的操作电压的1.2倍以上，所述隔离型LPMOS器件的漏区、所述深N阱18和所述P型衬底17组成的寄生PNP的纵向穿通电压为所述隔离型LPMOS器件的源区的操作电压的1.2倍以上。
[0056]当所述隔离型LDMOS器件为隔离型LPMOS器件时，在所述体区表面上形成有由栅介质层2和多晶硅栅I组成的栅极，在所述体区和所述漏区之间形成有一场氧化层11，该场氧化层11的一侧和所述漏区自对准、所述场氧化层11的另一侧和所述体区相隔一定距离，所述多晶硅栅I的一侧和所述源区自对准，所述多晶硅栅I的另一侧部分延伸到所述场氧化层11表面，被所述多晶硅栅I所覆盖的所述体区表面用于形成沟道。
[0057]当所述隔离型LDMOS器件为隔离型LPMOS器件时，体区引出区15和源区13的顶部分别形成于金属接触并通过正面金属层引出源极和体区电极，源极和体区引出电极连接在一起。在漏区的N+区14的顶部分别形成于金属接触并通过正面金属层引出漏极。在隔离环引出区的P+区16的顶部形成金属接触并通过正面金属层引出衬底电极。
[0058]较佳为，所述深N阱18的结深为7 μ m?8.5 μ m,所述上部分的平均体浓度为5E14cm 3?7E14cm 3,下部分浓的平均体浓度为lE15cm 3?2.5E15cm 3。所述深N讲18的形成区域的横向尺寸为30 μ m?40 μ m。所述深N阱18的所述深N阱注入区的注入能量为1800KeV?2200KeV，注入剂量为7E12cm_2?9E12cm_2 ;所述P型注入区的注入能量为200KeV?300KeV，注入杂质为硼，注入剂量为8E1 IcnT2?9.5E1 IcnT2。
[0059]由图4和图5可以看出，所述深N阱18将器件的源区、漏区和体区都包围起来了，没有再采用如图1和2所示的高压N阱8，直接通过深N阱18的上部分的掺杂浓度的调节就能实现N管的关态击穿电压、以及N管和P管的隔离环的P型区和对应的深N阱18中的漏区或体区的N型区形成的寄生PN结的击穿电压，直接通过深N阱18的下部分的掺杂浓度调节就能实现N管或P管的寄生PNP的纵向穿通电压的调节；由于本发明实施例实现了对深N阱18的上部分和下部分的掺杂浓度的分开调节，大大增加了器件设计的工艺窗口。另外，节省了高压N阱8之后，能够节省一层光刻，降低工艺成本；高压N阱8的省略也能减少器件的外围尺寸；另外对于N管，本发明实施例消除了现有技术中的高压N阱8和深N阱之间的位于多晶硅栅底部的漂移区中的界面，从而能提高N管的关态电压的稳定性，有利于工业生产控制。
[0060]在本发明实施例中，高压P阱9的结深要大于低压P阱7的结深，高压P阱9的掺杂浓度要小于低压P阱7的掺杂浓度，都采用阱工艺形成，即先阱注入在进行退火推阱形成。相对于现有技术中采用的高压N阱8，高压N阱8的结深要大于低压N阱6的结深，高压N阱8的掺杂浓度要小于低压N阱6的掺杂浓度，采用阱工艺形成，即先阱注入在进行退火推阱形成。
[0061]本发明实施例隔离型LDMOS器件的制造方法包括如下步骤:
[0062]首先、采用如下步骤形成所述深N阱18:
[0063]步骤一、利用炉管工艺在P型衬底17上生长一层屏蔽氧化层；之后，采用光刻工艺打开所述深N阱18的形成区域。较佳为，所述深N阱18的形成区域的横向尺寸为30 μ m?40 μ m0
[0064]步骤二、在光刻打开的所述深N阱18的形成区域进行深N阱18注入形成所述深N阱注入区。较佳为，所述深N阱18的所述深N阱注入区的注入能量为ISOOKeV?2200KeV，注入剂量为7E12cnT2?9E12cnT2。
[0065]步骤三、在光刻打开的所述深N阱18的形成区域进行P型注入形成所述P型注入区。较佳为，所述P型注入区的注入能量为200KeV?300KeV，注入杂质为硼，注入剂量为8Ellcm 2?9.5Ellcm 2。
[0066]步骤四、采用炉管工艺对所述深N阱注入区和所述P型注入区进行退火推阱。所述退火推阱的温度为1180摄氏度?1200摄氏度，时间为400分钟?500分钟。
[0067]形成所述深N阱18之后，还包括如下步骤:
[0068]步骤五、利用光刻和离子注入技术在所述P型衬底17上形成高压P阱9并通过炉管工艺进行高温推阱。
[0069]步骤六、形成所述场氧化层11。采用LOCOS工艺形成时包括步骤:利用化学气象淀积技术在所述P型衬底17上生长一层氮化硅，利用光刻以及刻蚀技术去掉场氧区域的氮化硅，利用炉管技术进行局部场氧化，保留氮化硅的区域定义为有源区，去掉氮化硅的区域定义为隔离有源区的所述场氧化层11。
[0070]步骤七、利用光刻以及离子注入技术分别形成低压N阱6以及低压P阱7。
[0071]步骤八、利用刻蚀技术去除所述P型衬底17表面的屏蔽氧化层；其次，利用炉管工艺生长栅氧化层2 ;然后，利用化学气象淀积技术生长多晶硅栅I ;最后，利用光刻刻蚀技术形成器件栅极。
[0072]步骤九、利用光刻以及离子注入形成N+区或P+区，从而形成器件的漏区、源区、体区引出区和隔离环引出区。之后形成金属接触分别和漏区、源区、体区引出区和隔离环引出区接触，并形成正面金属层分别引出漏极、源极、体区引出电极和衬底引出电极。
[0073]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【权利要求】
1.一种隔离型LDMOS器件，其特征在于，包括: 深N阱，形成于P型衬底中，所述深N阱分为上部分和下部分，所述下部分由深N阱注入区组成，所述上部分由所述深N阱注入区叠加上P型注入区组成，所述深N阱注入区和所述P型注入区采用相同的注入窗口，所述P型注入区的结深小于所述深N阱注入区的结深，所述P型注入区叠加到所述深N阱注入区后使所述上部分为N型掺杂且掺杂浓度小于所述下部分的掺杂浓度； 隔离环形成于所述P型衬底中并用于引出衬底电极，所述隔离环围绕在所述深N阱的周侧，所述隔离环由高压P阱组成、或所述隔离环由低压P阱组成、或所述隔离环由低压P阱叠加于高压P阱中组成，在所述隔离环表面形成有由P+区组成隔离环引出区； 隔离型LDMOS器件为隔离型LNMOS器件或隔离型PLDMOS器件； 当所述隔离型LDMOS器件为隔离型LNMOS器件时，所述隔离型LNMOS器件的体区形成于所述深N阱中且由叠加的高压P阱和低压P阱组成，在所述隔离型LNMOS器件的体区中形成有由N+区组成的源区以及形成有由P+区组成的体区引出区；所述隔离型LNMOS器件的漏区包括形成于所述深N阱中的低压N阱和形成于该低压N阱中的N+区，所述隔离型LNMOS器件的漏区和体区之间的区域为漂移区，所述隔离型LNMOS器件的漏区和漂移区都位于所述上部分中且通过调节所述上部分的掺杂浓度调节所述隔离型LNMOS器件的关态击穿电压，所述上部分的掺杂浓度越低所述隔离型LNMOS器件的关态击穿电压越高；所述隔离型LNMOS器件的漏区和所述隔离环之间形成的PN结的击穿电压也由所述上部分的掺杂浓度调节，所述上部分的掺杂浓度越低所述隔离型LNMOS器件的漏区和所述隔离环之间形成的PN结的击穿电压越高；通过调节所述下部分的掺杂浓度调节所述隔离型LNMOS器件的体区、所述深N阱和所述P型衬底组成的寄生PNP的纵向穿通电压，所述下部分的掺杂浓度越高所述隔离型LNMOS器件的体区、所述深N阱和所述P型衬底组成的寄生PNP的纵向穿通电压越高； 当所述隔离型LDMOS器件为隔离型LPMOS器件时，所述隔离型LPMOS器件的体区形成于所述深N阱中低压N阱组成，在所述隔离型LPMOS器件的体区中形成有由P+区组成的源区以及形成有由N+区组成的体区引出区；所述隔离型LPMOS器件的漂移区由形成于所述深N阱中的高压P阱组成，所述隔离型LPMOS器件的所述高压P阱和所述体区侧面接触，在所述隔离型LPMOS器件的所述高压P阱中形成有由低压P阱和形成于该低压P阱中的P+区组成的漏区；所述隔离型LPMOS器件的体区位于所述上部分中，所述隔离型LPMOS器件的体区引出区和所述隔离环之间形成的PN结的击穿电压由所述上部分的掺杂浓度调节，所述上部分的掺杂浓度越低所述隔离型LPMOS器件的体区引出区和所述隔离环之间形成的PN结的击穿电压越高；通过调节所述下部分的掺杂浓度调节所述隔离型LPMOS器件的漏区、所述深N阱和所述P型衬底组成的寄生PNP的纵向穿通电压，所述下部分的掺杂浓度越高所述隔离型LPMOS器件的漏区、所述深N阱和所述P型衬底组成的寄生PNP的纵向穿通电压越闻。
2.如权利要求1所述的隔离型LDMOS器件，其特征在于:当所述隔离型LDMOS器件为隔离型LNMOS器件时，所述隔离型LNMOS器件的关态击穿电压为所述隔离型LNMOS器件的漏区的操作电压的1.2倍以上，所述隔离型LNMOS器件的漏区和所述隔离环之间形成的PN结的击穿电压为所述隔离型LNMOS器件的漏区的操作电压的1.2倍以上，所述隔离型LNMOS器件的体区、所述深N阱和所述P型衬底组成的寄生PNP的纵向穿通电压为所述隔离型LNMOS器件的漏区的操作电压的1.2倍以上； 当所述隔离型LDMOS器件为隔离型LPMOS器件时，所述隔离型LPMOS器件的体区引出区和所述隔离环之间形成的PN结的击穿电压为所述隔离型LPMOS器件的源区的操作电压的1.2倍以上，所述隔离型LPMOS器件的漏区、所述深N阱和所述P型衬底组成的寄生PNP的纵向穿通电压为所述隔离型LPMOS器件的源区的操作电压的1.2倍以上。
3.如权利要求1或2所述的隔离型LDMOS器件，其特征在于:所述深N阱的结深为7 μ m?8.5 μ m，所述上部分的平均体浓度为5E14cm_3?7E14cm_3，下部分浓的平均体浓度为 lE15cm3 ?2.5E15cm3。
4.如权利要求3所述的隔离型LDMOS器件，其特征在于:所述深N阱注入区的注入能量为1800KeV?2200KeV，注入剂量为7E12cm_2?9E12cm_2 ;所述P型注入区的注入能量为200KeV ?300KeV，注入剂量为 8E1 IcnT2 ?9.5E1 IcnT2。
5.如权利要求1所述的隔离型LDMOS器件，其特征在于:当所述隔离型LDMOS器件为隔离型LNMOS器件时，在所述体区表面上形成有由栅介质层和多晶硅栅组成的栅极，在所述体区和所述漏区之间形成有一场氧化层，该场氧化层的一侧和所述漏区自对准、所述场氧化层的另一侧和所述体区相隔一定距离，所述多晶硅栅的一侧和所述源区自对准，所述多晶硅栅的另一侧部分延伸到所述场氧化层表面，被所述多晶硅栅所覆盖的所述体区表面用于形成沟道； 当所述隔离型LDMOS器件为隔离型LPMOS器件时，在所述体区表面上形成有由栅介质层和多晶硅栅组成的栅极，在所述体区和所述漏区之间形成有一场氧化层，该场氧化层的一侧和所述漏区自对准、所述场氧化层的另一侧和所述体区相隔一定距离，所述多晶硅栅的一侧和所述源区自对准，所述多晶硅栅的另一侧部分延伸到所述场氧化层表面，被所述多晶硅栅所覆盖的所述体区表面用于形成沟道。
6.如权利要求1所述的隔离型LDMOS器件的制造方法，其特征在于，采用如下步骤形成所述深N阱: 步骤一、采用光刻工艺打开所述深N阱的形成区域； 步骤二、在光刻打开的所述深N阱的形成区域进行深N阱注入形成所述深N阱注入区； 步骤三、在光刻打开的所述深N阱的形成区域进行P型注入形成所述P型注入区； 步骤四、采用炉管工艺对所述深N阱注入区和所述P型注入区进行退火推阱。
7.如权利要求6所述的方法，其特征在于:当所述隔离型LDMOS器件为隔离型LNMOS器件时，所述隔离型LNMOS器件的关态击穿电压为所述隔离型LNMOS器件的漏区的操作电压的1.2倍以上，所述隔离型LNMOS器件的漏区和所述隔离环之间形成的PN结的击穿电压为所述隔离型LNMOS器件的漏区的操作电压的1.2倍以上，所述隔离型LNMOS器件的体区、所述深N阱和所述P型衬底组成的寄生PNP的纵向穿通电压为所述隔离型LNMOS器件的漏区的操作电压的1.2倍以上； 当所述隔离型LDMOS器件为隔离型LPMOS器件时，所述隔离型LPMOS器件的体区引出区和所述隔离环之间形成的PN结的击穿电压为所述隔离型LPMOS器件的源区的操作电压的1.2倍以上，所述隔离型LPMOS器件的漏区、所述深N阱和所述P型衬底组成的寄生PNP的纵向穿通电压为所述隔离型LPMOS器件的源区的操作电压的1.2倍以上。
8.如权利要求6或7所述的方法，其特征在于:所述深N阱的结深为7μ m?8.5 μ m，所述上部分的平均体浓度为5E14cm_3?7E14cm_3，下部分浓的平均体浓度为lE15cm_3?2.5E15cm 3。
9.如权利要求8所述的方法，其特征在于:所述深N阱注入区的注入能量为ISOOKeV?2200KeV,注入剂量为7E12cnT2?9E12cnT2 ;所述P型注入区的注入能量为200KeV?300KeV，注入剂量为8EllcnT2?9.5EllcnT2 ;步骤四所述退火推阱的温度为1180摄氏度?1200摄氏度，时间为400分钟?500分钟。
10.如权利要求8所述的方法，其特征在于:所述深N阱的形成区域的横向尺寸为.30 μ m ?40 μ m0
【文档编号】H01L29/06GK104465774SQ201410652904
【公开日】2015年3月25日 申请日期:2014年11月17日 优先权日:2014年11月17日
【发明者】李喆, 罗啸 申请人:上海华虹宏力半导体制造有限公司