包括特别是由电介质形成的局部叠置以优化钝化的至少两个钝化层的二极管的制作方法

1.本发明的技术领域涉及二极管，优选发光二极管，并且更具体地涉及基于无机半导体的发光二极管。更具体地，本发明涉及一种包括半导体层堆叠的二极管，该堆叠包括侧表面并且该二极管包括布置在该堆叠内的有源区。


背景技术：

2.在现有技术中，已知如何制造包括半导体层堆叠的发光二极管。发光二极管包括位于堆叠中的有源区，在发光二极管操作期间电荷载流子在该有源区中彼此复合。半导体层的堆叠通常通过钝化层在其侧面上被钝化。这些侧面可以由平行于或基本上平行于堆叠中电流的流动方向的面形成。这种钝化层具有限制发光二极管边缘处的寄生电学、光学或光电效应的优点。这些限制是有利的，因为它们能够提高发光二极管的性能。
3.现有的用于发光二极管的钝化方法不能优化这些发光二极管的效率。这是因为已经发现发光二极管的效率取决于它们的尺寸；也就是说，发光二极管的效率随其尺寸单调递减。


技术实现要素：

4.本发明的目的在于改善二极管的钝化以提高其性能。
5.为此，本发明涉及一种二极管，包括：
[0006]-半导体层的堆叠，该堆叠包括侧表面，
[0007]-布置在该堆叠内的有源区，
[0008]
该半导体包括第一钝化层和第二钝化层，第一钝化层与侧表面接触，第二钝化层与侧表面接触。第二钝化层108部分地形成在第一钝化层107上。
[0009]
这使得可以解决改善二极管钝化的问题。因此，如果该二极管为发光二极管，这也使得能够通过更具体地钝化发光二极管的部分来趋向于二极管的效率，该效率与其尺寸无关。对于电流二极管，其钝化的改进使得可以限制由二极管两侧的复合引起的电流的存在。
[0010]
二极管也可以具有以下特征中的一个或更多个：
[0011]-堆叠包括第一类型掺杂半导体材料层和第二类型掺杂半导体材料层，并且二极管是这样的：第一钝化层在侧表面处与第一类型掺杂半导体材料层接触；第二钝化层在侧表面处与有源区接触；有源区设置在第一类型掺杂半导体材料层与第二类型掺杂半导体材料层之间，或者有源区设置在第一类型掺杂半导体材料层与第二类型掺杂半导体材料层之间的接合处；
[0012]-二极管包括第三钝化层，第三钝化层在侧表面处与第二类型掺杂半导体材料层接触；
[0013]-第一钝化层由第一介电材料形成，并且第二钝化层由第二介电材料形成；
[0014]-第三钝化层由第三介电材料形成；
[0015]-二极管为使得第一介电材料的电导率比第一类型掺杂半导体材料的电导率低至少三个数量级，第二介电材料的电导率比形成有源区的半导体材料的电导率低至少三个数量级；
[0016]-二极管为使得有源区包括本征半导体材料，并且该本征半导体材料的价带与第二介电材料的价带之间的带偏移严格大于3kt/q，并且本征半导体材料的导带与第二介电材料的导带之间的带偏移严格大于3kt/q，其中，k为玻尔兹曼常数，t是以开尔文为单位的环境温度，q是对应于以库仑为单位的基元电荷的常数；
[0017]-第三介电材料的电导率比第二类型掺杂半导体的电导率低至少三个数量级；
[0018]-二极管为使得当第一类型为n型时，第一介电材料的导带与第一类型掺杂半导体材料的导带之间的带偏移严格大于3kt/q，并且使得当第二类型为p型时，第三介电材料的价带与第二类型掺杂半导体材料的价带之间的带偏移严格大于3kt/q，
[0019]
其中，k是玻尔兹曼常数，t是以开尔文为单位的环境温度，q是对应于以库仑为单位的基元电荷的常数；
[0020]-二极管为使得当第二类型为n型时，第三介电材料的导带与第二类型掺杂半导体材料的导带之间的带偏移严格大于3kt/q，并且当第一类型为p型时，第一介电材料的价带与第一类型掺杂半导体材料的价带之间的带偏移严格大于3kt/q，
[0021]
其中，k是玻尔兹曼常数，t是以开尔文为单位的环境温度，q是对应于以库仑为单位的基元电荷的常数。
[0022]
本发明还涉及制造如上所述的二极管的方法，该制造方法包括：
[0023]-形成半导体层的堆叠的步骤，所述堆叠的部分用于形成二极管的有源区，
[0024]-形成并钝化半导体层的堆叠的侧表面的步骤，形成并钝化侧表面的所述步骤包括形成第一钝化层并形成第二钝化层，第一钝化层和第二钝化层与侧表面接触，第二钝化层部分地形成在第一钝化层上。
[0025]
该制造方法可以包括以下特征中的一个或更多个：
[0026]-形成并钝化侧表面的步骤依次包括：对堆叠执行蚀刻以形成侧表面的第一部分的第一蚀刻步骤；沉积第一介电材料以形成第一钝化层的步骤，第一钝化层覆盖侧表面的第一部分；对所沉积的第一介电材料和堆叠执行蚀刻以形成侧表面的第二部分的第二蚀刻步骤；沉积第二介电材料以形成第二钝化层的步骤，第二钝化层覆盖侧表面的第二部分并且与第一钝化层接触；
[0027]-第一部分和第二部分优选地由不同的材料形成；
[0028]-制造方法包括：在执行沉积第一介电材料的步骤之前对侧表面的第一部分施加的第一处理步骤，以及在执行沉积第二介电材料的步骤之前对侧表面的第二部分施加的第二处理步骤；
[0029]
第一处理步骤和第二处理步骤不同；
[0030]-第一处理步骤包括清洁第一部分的步骤和/或表面蚀刻第一部分的步骤和/或将元素移植到第一部分上的步骤；
[0031]-第二处理步骤包括清洁第二部分的步骤和/或表面蚀刻第二部分的步骤和/或将元素移植到第二部分上的步骤；
[0032]-形成并钝化侧表面的步骤包括：对所沉积的第二介电材料和堆叠执行蚀刻以形
成侧表面的第三部分的第三蚀刻步骤；沉积第三介电材料以形成第三钝化层的步骤，第三钝化层覆盖侧表面的第三部分并且与第二钝化层接触；
[0033]-第三部分优选地由与形成第二部分的材料不同的材料形成；
[0034]-制造方法包括在执行沉积第三介电材料的步骤之前对侧表面的第三部分进行处理的第三处理步骤；
[0035]-第三处理步骤包括清洁第三部分的步骤和/或表面蚀刻第三部分的步骤和/或将元素移植到第三部分上的步骤；
[0036]-制造方法为使得形成半导体层的堆叠的步骤为：堆叠包括第一类型掺杂半导体材料层和第二类型掺杂半导体材料层，侧表面的第一部分由第一类型掺杂半导体材料层的一部分界定，侧表面的第二部分由有源区的一部分界定；
[0037]-有源区设置在第一类型掺杂半导体材料层与第二类型掺杂半导体材料层之间，或者有源区设置在第一类型掺杂半导体材料层与第二类型掺杂半导体材料层之间的接合处；
[0038]-侧表面的第三部分由第二类型掺杂半导体材料层的一部分界定。
[0039]
从以下详细描述中可以更容易地看出其他特征和优点。
附图说明
[0040]
通过阅读以下详细描述将更容易理解本发明，该详细描述仅以非限制性示例的方式提供，并且参考下面列出的附图。
[0041]
图1以横截面示意性地示出了根据本发明的特定实施例的二极管，其中该二极管优选地是发光二极管。
[0042]
图2以横截面示意性地示出了根据本发明的特定实施例的二极管的变体，其中该二极管优选地是发光二极管。
[0043]
图3以横截面视图示出了用于制造图1的二极管的叠层的形成。
[0044]
图4以横截面视图示出了图3的在蚀刻堆叠的步骤结束时的截面。
[0045]
图5以横截面视图示出了图4的在沉积第一介电材料的步骤结束时的截面。
[0046]
图6以横截面视图示出了图5的在蚀刻堆叠的另一个步骤结束时的截面。
[0047]
图7以横截面视图示出了图6的在沉积第二介电材料的步骤结束时的截面。
[0048]
图8以横截面视图示出了图7的在蚀刻堆叠的另一个步骤结束时的截面。
[0049]
图9以横截面视图示出了图8的在沉积第三介电材料的步骤结束时的截面。
[0050]
图10以横截面视图示出了应用于图9的蚀刻步骤的截面，用于形成特别是在第三介电材料中的开口。
[0051]
图11示出了根据本发明特定实施例的制造方法的一系列步骤。
[0052]
在这些附图中，相同的附图标记用于表示相同的元素。
具体实施方式
[0053]“基本上平行”是指在正负30度平行。
[0054]“两个值之间”是指这两个值定义的边界包含在相关值的范围内。
[0055]“不同材料”是指成分不同的材料，尽管它们可能包含一种或多种共同元素。
[0056]“基于”，与基于材料的器件(例如，二极管)有关，是指该材料形成该器件成分的最大部分。
[0057]
本发明涉及二极管100，其特定实施例在图1和2中示出。二极管100包括半导体层的堆叠101。二极管100包括布置在堆叠101内的有源区102；也就是说，有源区102形成堆叠101的一部分。半导体层的堆叠101包括侧表面103。
[0058]“布置在堆叠101内的有源区102”是指堆叠101可以限定该有源区102，其边缘可以限定侧表面103的对应部分。
[0059]
有源区102在二极管技术领域也称为有源区域。在有源区102可用于例如吸收光子或发射光子的意义上，该区域102是光学活性的。特别地，有源区102由对应的半导体材料形成。
[0060]
因此，有源区102可以被配置为允许电荷载流子的复合，从而导致二极管100发射电磁辐射，例如发射光子。
[0061]
可替代地，有源区102可以被配置为通过例如光伏效应吸收光子，从而导致由二极管100产生电荷载流子，这些电荷载流子随后是可收集的。这导致二极管100产生电力。
[0062]
本说明书中提到的每个电荷载流子可以是第一电荷载流子或第二电荷载流子。第一电荷载流子不同于第二电荷载流子。例如，第一电荷载流子可以是空穴或电子，而第二电荷载流子可以是空穴或电子。
[0063]
因此，从以上描述可知，二极管100是光电器件。该二极管100可以是发光二极管、光电二极管、光电探测器、光伏电池或激光二极管。
[0064]
尽管在图1中有源区102由单个块示意性地表示，但该有源区102可以是：
[0065]-由本征半导体层形成，然后形成图1中表示为有源区102的块；例如，如果二极管100是多量子阱类型，则这些本征半导体层由多个量子阱形成，并且当二极管100是发光二极管时，这些本征半导体层中的电荷载流子可以复合，或者如果二极管是光电二极管或光电探测器，则光子可以被吸收以产生电子和空穴，
[0066]-由p-n结中的空间电荷区形成，在图2中由虚线包围，前提是二极管100包括由堆叠101的两个半导体材料层109和110、例如分别为掺杂的p类型和掺杂的n类型层形成该p-n结，
[0067]-由本征半导体层形成，然后在p-i-n结中形成图1的有源区102，前提是二极管100包括该p-i-n结。
[0068]
在本说明书中，本征半导体层是本征半导体材料层。
[0069]
半导体层的堆叠101优选地根据堆叠101的半导体层的堆叠轴线a1限定，在图1和图2中由虚线表示。该轴线a1在定向时也称为“堆叠方向”。该堆叠轴线a1平行于或基本上平行于半导体层的堆叠101的每个半导体层的厚度的测量方向。
[0070]
特别地，半导体层的堆叠101可以关于绕着堆叠轴线a1相对的两个面104、105。侧表面103优选形成为在这两个相对面104、105之间延伸，并且例如连接这两个相对面104、105。例如，在图1和2中，半导体层的堆叠101的面中的一个面105与衬底112接触，并且半导体层的堆叠101的面中的另一个面104例如与电极接触，例如阳极113。
[0071]
因此，侧表面103优选地由一组点部分地限定，对于这些点，该侧表面103的法线在该组点的这些点中的每一个处与堆叠轴线a1正交。
[0072]
侧表面103可以包括多个面，多个面中的每个面形成半导体层的堆叠101的一侧。
[0073]
一般而言，二极管100包括第一钝化层107和第二钝化层108。第一钝化层107与侧表面103接触。第二钝化层108与侧表面103接触。换言之，二极管100包括钝化结构106，该钝化结构106包括第一钝化层107与第二钝化层108。
[0074]
换言之，侧表面103可以包括第一部分103a和第二部分103b。那么，第一钝化层107与侧表面103的第一部分103a接触。第二钝化层108则与侧表面103的第二部分103b接触。
[0075]
第二钝化层108部分地形成在第一钝化层107上。因此，该第二钝化层108的另一部分提供第二钝化层108与侧表面103之间的接触。这使得可以形成第一钝化层107和第二钝化层108的局部叠置，这有利地允许侧表面103的第一和第二部分103a、103b分别在当下与第一钝化层107和第二钝化层108接触。这也使得第一和第二部分103a、103b能够优选地以不同的方式进行了表面处理，从而为这些第一和第二部分103a、103b中的每一个提供针对对应的所述第一或第二部分103a、103b优化的钝化。
[0076]
换言之，第一钝化层107设置在堆叠101与第二钝化层108的形成在第一钝化层107上的部分之间。
[0077]
优选地，第一钝化层107绕堆叠轴线a1围绕半导体层的堆叠101的一部分，并且第二钝化层108绕堆叠轴线a1围绕半导体层的堆叠101的一部分。这具有在二极管100的堆叠101周围提供钝化的优点。
[0078]
优选地，第一钝化层107也与有源区102接触，以确保位于有源区102的延伸部分中的堆叠101的一部分被钝化层107充分钝化。
[0079]
由于存在具有由第一和第二钝化层107、108形成的至少两个钝化层的这种钝化结构106，因此可以优化二极管100的钝化，并因此，如果二极管100是发光二极管，则通过更具体地钝化该二极管100的部分来趋向于与其尺寸无关的二极管100的效率。另外，并且优选地，这些第一和第二钝化层107、108的存在可以特别是在二极管100的制造期间使二极管100能够通过侧表面103的部分的特定处理而被不同地钝化，如在以下更详细地描述。
[0080]
此外，当这些第一和第二钝化层107、108的材料不同时，例如通过使用氧化铝(如al2o3)和氧化硅(如sio2)作为不同的材料，第一和第二钝化层107、108可以使堆叠101的侧表面103被不同地钝化。
[0081]
第一和第二钝化层的材料可以相同，特别是如果在二极管100的制造期间对侧表面103的第一和第二部分103a、103b进行特定处理。
[0082]
因此，与具有由相同材料的单层钝化的侧表面的发光二极管相比，这里建议使用至少两个钝化层，每个钝化层可以适用于侧表面103的特定部分，因此提供了允许针对该特定部分进行调整和定制设计的钝化的优点。因此，这些第一和第二钝化层107、108的使用以有利的方式响应了改善二极管100的操作的问题，例如通过限制在侧表面103与第一和第二钝化层107、108之间的界面处的电荷载流子的俘获，和/或通过限制侧表面103与第一和第二钝化层107、108之间的界面处的电荷载流子的迁移率的降低。
[0083]
在本说明书中，钝化是指表面缺陷和/或界面缺陷的工程设计，其目的是产生与以下相关的钝化表面和/或界面：
[0084]-有意的外部行为，例如在用氢钝化缺陷后掺杂非晶硅，从而填充悬空键，
[0085]-无意识的外部作用，例如吸附或氧化。
[0086]
钝化的目的是在钝化表面和/或钝化界面处控制费米能级的位置。更具体地，关于二极管100，钝化提供了对电子表面或界面态的部分或全部抑制，因此倾向于限制在二极管100边缘处、也就是说在由堆叠101的半导体材料形成的侧表面103与二极管100的外部环境之间的界面处的所有寄生电学、光学或光电效应，目的是倾向于消除限制二极管100性能的电学和/或光学特性，这些特性取决于该二极管100的界面态。因此，根据本说明书的钝化是所谓的“电光”钝化。
[0087]
在本说明书中，“界面”是指两个相邻材料体积之间的过渡区域，形成标志着两个相邻材料的特性的不连续性的突变平面，但相当于具有通常很小厚度的结区域，例如等于原子层的厚度。
[0088]
在侧表面103与钝化层的界面处，可能会产生缺陷，即大于悬空键的瑕疵。这些瑕疵可能是杂质、间隙、反位点、成分紊乱、表面吸附或特定键角。
[0089]
因此，以限制二极管100内的缺陷的方式选择钝化，这些缺陷可能通过俘获机制和/或扩散机制与电荷载流子相互作用。
[0090]
当二极管100不平衡时，也就是说，特别是当电压施加到二极管100的端子时，俘获机制，也称为定位机制出现。由界面态俘获的电荷载流子状态不再可用于所需的效果(例如，发射光子或收集这些电荷载流子以产生电)，如果电荷载流子在一段时间后被释放，则这种不可用性是暂时的，或者如果电荷载流子与符号相反的电荷载流子非辐射复合，则这种不可用性是最终的。由这种俘获机制引起的现象的强度是界面态密度的函数，也是电荷载流子与发生俘获的半导体允许带的交换动力学(表面复合速度)的函数。
[0091]
扩散机制对应于在侧表面103与钝化结构106的界面处的自由电荷载流子的迁移率的降低，这是由于侧表面103处的粗糙度和界面电荷引起的侧表面103处的表面电势的波动和电荷载流子的扩散现象的存在。
[0092]
在二极管100的环境中，通过钝化结构106钝化的表面是侧表面103，这是因为电荷载流子优选地至少在有源区102中、主要平行于或基本上平行于所述堆叠101的堆叠轴线a1行进。
[0093]
总而言之，如果二极管100是发光二极管，则侧表面103可以是寄生机制与电致发光在其上并行操作的表面。
[0094]
根据特定实施例，半导体层的堆叠101可以包括第一类型掺杂的半导体材料层109和第二类型掺杂的半导体材料层110。第一钝化层107在侧表面103处与第一类型掺杂半导体材料层109接触。第二钝化层108在侧表面103处与有源区102接触。换言之，侧表面103的第一部分103a是第一类型掺杂半导体材料层109的一部分，并且侧表面103的第二部分103b是有源区102的一部分。因此，第一钝化层107可以钝化第一类型掺杂半导体材料层109的部分，并且第二钝化层108可以钝化有源区102的部分。该特定实施例可以提供适用于与有源区102接触的钝化，其中目的是限制电荷载流子的俘获，并提供适用于与第一类型掺杂半导体材料层109的接触的钝化。侧表面103处的有源区102的钝化因此优选地被视为优先事项，这是因为它是最敏感的。有源区102的钝化还可以在必要时限制不期望的辐射复合，这是因为它们具有较小的间隙；这些不期望的辐射复合也称为srh(shockley-read-hall)表面复合。另一方面，这也优选地使得第一和第二钝化层107、108在制造过程中能够顺序地沉积，从而使得第一和第二部分103a、103b经历不同的表面处理。通常，在其处理之后，第一部分
103a在第二部分103b的表面处理期间由第一钝化层107保护。
[0095]
因此，考虑到第一类型掺杂半导体材料层109和有源区102中的每一个的特定特征，特别是，如果合适的话，第一类型掺杂半导体材料层109的材料和有源区102的材料之间要消除的成分差异或缺陷，钝化结构106可以使以不同方式钝化第二部分103b上的有源区102的材料和第一部分103a上的第一类型掺杂半导体材料层109的材料成为可能。
[0096]
有源区102可以布置在第一类型掺杂半导体材料层109与第二类型掺杂半导体材料层110之间。如果有源区102由一层或更多层、尤其是本征半导体层形成，则可能是这种情况。
[0097]
可替代地，有源区102布置在第一类型掺杂半导体材料层109与第二类型掺杂半导体材料层110之间的接合处。如果第一类型掺杂半导体材料层109与第二类型掺杂半导体材料层110的接合使得能够形成有源区102，则可能是这种情况，该有源区102对应于特别是形成p-n结的所述接合的空间电荷区。
[0098]
第一类型掺杂与第二类型掺杂相反。第一类型掺杂可以是p型掺杂(也称为p掺杂)，在这种情况下第二类型掺杂是n型掺杂(也称为n掺杂)，反之亦然。
[0099]
从上面的描述可以清楚地看出，目的是限制有源区102中电荷载流子的俘获和该有源区102中的srh复合，以便如果二极管100发射电磁辐射则提供电荷载流子的最大期望复合，或者如果二极管100产生电，则使得在有源区102内产生的电荷载流子的收集最大化。此外，在二极管100的操作期间，第二电荷载流子可以相对于第一电荷载流子以多数的形式表示。因此，优选地，第一类型使得第一类型掺杂半导体材料层109适于(即配置用于)第一电荷载流子的迁移；第二类型使得第二类型掺杂半导体材料层110适于(即配置用于)第二电荷载流子的迁移；在二极管100操作期间，特别是在gan基发光二极管的情况下，有源区102中的第一电荷载流子少于该有源区102中存在的第二电荷载流子。结果，在这种情况下，除了有源区102的钝化外，第一类型掺杂半导体材料层109的钝化优先于第二类型掺杂材料层110的钝化，并使得如果二极管发射光子，则可以限制有源区中可用于与第二电荷载流子复合的第一电荷载流子的损失。显然，如果第一和第二电荷载流子的数量在二极管100内、特别是在有源区102中平衡，则第一类型掺杂半导体材料层109的钝化不优先于第二类型掺杂材料层110的钝化。
[0100]
上面已经描述了在第一类型掺杂半导体材料层109和有源区102处使用不同层来钝化堆叠101。为了进一步改进堆叠101的钝化，二极管100可以包括第三钝化层111，例如如图1和2所示。第三钝化层111在侧表面103处与第二类型掺杂半导体材料层110接触。换言之，钝化结构106可以包括该第三钝化层111。因此，侧表面103可以包括对应于第二类型掺杂半导体材料层110的一部分的第三部分103c。因此，第三钝化层111可以钝化第二类型掺杂半导体材料层110的部分。这使得堆叠101的钝化能够局部地适配特定材料，例如第二类型掺杂半导体材料层110的第二类型掺杂半导体材料。如下所述，可以通过使用对第三部分103c的特定处理来提供钝化的这种适配。第二类型掺杂半导体材料明显不同于第一类型掺杂半导体材料，并且可以至少部分不同于有源区102的材料。
[0101]
第三钝化层111优选地部分地形成在第二钝化层108上。因此，该第三钝化层111的另一部分提供第三钝化层111与侧表面103之间的接触。
[0102]
优选地，第三钝化层111绕堆叠轴线a1围绕半导体层的堆叠101的一部分，以在堆
叠101周围的钝化中起作用。
[0103]
例如，第一至第三钝化层107、108、111被布置成分别与侧表面103的第一、第二和第三部分103a、103b、103c接触并且局部重叠。例如，在图1和图2中：
[0104]-在第一钝化层107与侧表面103的第一部分103a接触的水平处，第一至第三钝化层107、108、111依次叠置，
[0105]-在第二钝化层108与侧表面103的第二部分103b接触的水平处，第二和第三钝化层108、111叠置。
[0106]
从上面的描述可以看出，钝化层的数量不限于两个或三个。这是因为钝化结构106可以包括多于三个钝化层，每个钝化层与形成半导体层的堆叠101的侧表面103的对应部分的待钝化的特定材料接触。这使得例如以不同方式处理二极管100的侧表面的多于三个部分成为可能。换言之，每个钝化层可以旨在允许对堆叠101的侧表面103的对应材料定界部分使用特定的钝化方法。
[0107]
事实上，钝化结构106可适用于限制在堆叠101的层与钝化层之间的所有界面中的俘获，并在必要时限制不期望的辐射复合，这是因为它们具有较小的间隙(srh复合)。
[0108]
优选地，每个钝化层是电绝缘材料层，也称为介电材料，其电导率比堆叠101中待钝化材料的电导率低至少三个数量级。一个数量级对应于1倍。这使得可以防止电流通过该钝化层泄漏。
[0109]
因此，第一钝化层107可以由第一介电材料形成，第二钝化层108可以由第二介电材料形成，并且如果存在第三钝化层111，则该第三钝化层111可以由第三介电材料形成。
[0110]
第一、第二和第三介电材料可以是相同的，特别是如果在二极管100的制造期间对侧表面103的第一、第二和第三部分103a、103b、103c进行特定处理的话。
[0111]
第一、第二钝化层107、108以及必要时第三钝化层111可以分别是多层结构。
[0112]
此外，为了防止电流泄漏：
[0113]-第一介电材料的电导率可以比第一类型掺杂半导体材料的电导率低至少三个数量级，
[0114]-第二介电材料的电导率可以比形成有源区102的半导体材料的电导率低至少三个数量级，
[0115]-如有必要，如果存在第三钝化层111，则第三介电材料的电导率可以比第二类型掺杂半导体材料的电导率低至少三个数量级。
[0116]
此外，有源区102可以包括本征半导体材料或由本征半导体材料形成。在这种情况下，本征半导体材料的价带和第二介电材料的价带之间的带偏移可以严格大于3kt/q，并且本征半导体材料的导带和第二介电材料的导带之间的带偏移可以严格大于3kt/q。这使得可以防止在第二介电材料中俘获电荷载流子，并且如果需要，可以防止第二介电材料的表面传导。
[0117]
如果第一类型是n型，则第一介电材料的导带与第一类型掺杂半导体材料的导带之间的带偏移可以严格大于3kt/q。这使得可以防止电子被俘获在第一介电材料中并且使得第一介电材料的表面传导通道可以不被供应有电子类型的电荷载流子。
[0118]
如果第二类型是n型，则第三介电材料的导带与第二类型掺杂半导体材料的导带之间的带偏移可以严格大于3kt/q。这使得可以防止电子被俘获在第三介电材料中并且使
n结。
[0135]
根据该特定示例，在有源区102中存在最少的是空穴。这是因为，与电子相比，空穴的移动性更小，并且p型掺杂剂的电离能更大(因此，有源区102中的空穴密度较低，并且注入势垒的高度较大)。
[0136]
对于该特定示例，堆叠101的层的功能和性质的差异(即，成分的差异)强调了这样的事实，即很难定义完全适用于形成发光二极管100的堆叠101的所有层的单一钝化方法。当存在具有至少两个钝化层的钝化结构106时，这允许最佳地适应发光二极管100的堆叠101的层的性质和功能。
[0137]
本发明还涉及二极管100的制造方法，其实施例在图1和图3至图10中示出。因此，适用于上述二极管100的所有内容都可以适用于制造二极管100的方法，适用于二极管100的制造方法的所有内容都可以适用于上述的可以通过该制造方法制造的二极管100。图11还示意性地显示了该制造方法中的步骤顺序示例。
[0138]
该制造方法包括形成半导体层的堆叠101的步骤e1，所述堆叠101的一部分旨在形成二极管100的有源区102(图3)。事实上，在制造方法的过程中，所形成的堆叠101被修改，使得最终获得包括被修改的堆叠101的二极管100。堆叠101显示在两条虚线之间。
[0139]
制造方法包括形成和钝化半导体层的堆叠101的侧表面103的步骤e2，其实施例的特定示例在图4至图9中示出。
[0140]
为了便于二极管100的生产，在形成和钝化侧表面103(步骤e2)之前，用于形成二极管100的电极(例如，阳极113)的材料层114可以形成在堆叠101的顶部，例如在堆叠101的基底所在的衬底112的相反端形成，然后可以在用于形成电极的材料层114上形成硬掩模115。然后，光刻步骤可在硬掩模115内界定称为“蚀刻掩模116”的掩模，其可用于在平行于堆叠轴线a1的方向上对堆叠101进行蚀刻，例如各向异性蚀刻(图4至图8)。
[0141]
形成和钝化侧表面103的该步骤e2包括第一钝化层107的形成e2-1和第二钝化层108的形成e2-2(图4至7)，第一和第二钝化层107、108与侧表面103接触并且第二钝化层108部分地形成在第一钝化层107上。然后在第一钝化层107之后形成第二钝化层108。因此，步骤e2使得能够形成包括这些第一和第二钝化层107、108的钝化结构106。如上所述，形成用于钝化侧表面103的两个钝化层使得钝化能够在局部得到改善，优选地，在对侧表面103进行钝化期间，允许存在形成该侧表面103的不同材料。
[0142]
由于需要形成上述第一和第二钝化层107、108以有助于侧表面103的钝化，因此有必要找到一种技术方案来在二极管100的堆叠101的边缘处形成这些层。为此目的，形成和钝化侧表面103的步骤e2可以依次包括：
[0143]-第一蚀刻步骤e2-1-1(图4和11)，其中在堆叠101上进行优选各向异性的蚀刻，以形成侧表面103的第一部分103a；第一蚀刻步骤e2-1-1可以部分地界定有源区102的外围，并且如果需要，可以界定诸如前述阳极113的电极，
[0144]-沉积(图5)第一介电材料以形成第一钝化层107的步骤e2-1-2，第一钝化层107覆盖并因此接触侧表面103的第一部分103a,
[0145]-第二蚀刻步骤e2-2-1(图6)，其中在沉积的第一介电材料和堆叠101上进行优选各向异性的蚀刻，以形成侧表面103的第二部分103b，并且优选地，以便在侧表面103处界定有源区102的外围的一部分，尤其是其余外围，
[0146]-沉积第二介电材料以形成第二钝化层108的步骤e2-2-2，第二钝化层108覆盖并因此接触侧表面103的第二部分103b，以及第二钝化层108与第一钝化层107接触(图7)。
[0147]
侧表面103的第一和第二部分103a、103b可以由不同的材料形成。例如，如果有源区102由例如本征半导体的一层或更多层形成，则第一和第二部分103a、103b的材料不同。例如，如果有源区102形成在第一类型掺杂半导体材料层109与第二类型掺杂半导体材料层110之间的接合处，则第二部分103b可以由第一类型掺杂半导体材料层109的一部分和/或第二类型掺杂半导体材料层110的一部分形成，这使得侧表面103的部分能够根据它们的功能被钝化。该系列步骤使得易于形成与两个钝化层接触的侧表面103，使用简单的微电子技术，进行蚀刻，例如，借助蚀刻掩模116和通过适形沉积的第一和第二介电材料的沉积。首先，这使得可以对第一部分103a和第二部分103b提供不同的表面处理，而无论该第一部分103a和该第二部分103b是由相同或不同或部分不同的材料制成。
[0148]
以上述方式形成第一和第二钝化层107、108具有进一步的优点，即在形成第二部分103b然后通过第二钝化层108将其钝化之前，形成第一部分103a然后通过第一钝化层107对其进行钝化。因此，在制造方法中，这允许以独立且特定的方式对侧表面103的第一和第二部分103a、103b进行处理，也称为表面处理，以改善它们的钝化并因此最终改善二极管100的堆叠101的整体钝化。这些处理使得可以在二极管100内完全或部分消除上述缺陷，这些缺陷可能通过捕获机制和/或扩散机制与电荷载流子相互作用。因此，优选地，该制造方法包括在执行沉积第一介电材料的步骤e2-1-2之前对侧表面103的第一部分103a施加的第一处理步骤e2-1-3，以及在执行沉积第二介电材料的步骤e2-2-2之前对侧表面103的第二部分103b施加的第二处理步骤e2-2-3。第一处理步骤e2-1-3和第二处理步骤e2-2-3是不同的，以便以不同的方式处理侧表面103的例如可以通过不同的材料形成的第一和第二部分103a、103b。因此，例如可以通过考虑到形成第一部分103a的半导体材料和形成第二部分103b的半导体材料，以不同方式处理第一和第二部分103a、103b。特别地，第二处理步骤e2-2-3具有当第一部分103a被第一钝化层107覆盖时执行的优点。
[0149]
因此，在形成第一钝化层107之前，形成并钝化侧表面103的步骤e2可以包括第一处理步骤e2-1-3，用于制备侧表面103的第一部分103a以接收第一钝化层107。在形成第二钝化层108之前，形成并钝化侧表面103的步骤e2可以包括第二处理步骤e2-2-3，用于制备侧表面103的第二部分103b以接收第二钝化层108，该第二处理步骤e2-2-3在第一钝化层107形成之后执行，第一处理步骤e2-1-3不同于第二处理步骤e2-2-3。
[0150]
优选地，为了在e2-3中形成属于钝化结构106的上述第三钝化层111(图9和图11)，形成和钝化侧表面103的步骤e2包括第三蚀刻步骤e2-3-1，其中沉积的第二介电材料和堆叠101被蚀刻，从而形成侧表面103的第三部分103c(从图7到图8)。形成并钝化侧表面103的步骤e2还包括沉积第三介电材料的步骤e2-3-2，以形成第三钝化层111(图9)，第三钝化层111覆盖并因此与侧表面103的第三部分103c接触。第三钝化层111也与第二钝化层108接触。第三部分103c可以由与形成第二部分103b的材料不同的材料形成。在第一类型掺杂半导体材料层109与第二类型掺杂半导体材料层110之间的接合的情况下，第三部分103c可以由与第二部分103b相同的材料或以与第二部分103b的一部分相同的材料形成，从而使得侧表面103的部分能够根据它们的功能被钝化。第三部分103c特别是由与形成第一部分103a的材料不同的材料形成。这些步骤具有允许以合适的方式钝化侧表面103的第三部分103c
的优点。如果需要，这还具有以下优点，即执行第二部分103b的特定处理(通过第二处理步骤e2-2-3)，而该特定处理不会对在该特定处理之后形成的第三部分103c产生任何影响。
[0151]
另外，如所述的侧表面103的第三部分103c的形成可以允许在执行沉积第三介电材料的步骤e2-3-2之前执行施加到侧表面103的第三部分103c的第三处理步骤e2-3-3。该第三处理步骤e2-3-3具有当第二部分103b被第二钝化层108覆盖时执行的优点。
[0152]
例如，本说明书中描述的每个处理步骤使得与其相关联的区域能够被处理，该区域是：用于第一处理步骤e2-1-3的第一部分103a，用于第二处理步骤e2-2-3的第二部分103b，或者可能的话，如果合适，用于第三处理步骤e2-3-3的第三部分103c。当对应的介电材料(视情况而定为第一、第二或第三介电材料)沉积在该区域上以形成对该区域进行钝化的钝化层时，处理该区域的步骤能够改善该区域的钝化。因此，每个处理步骤可以包括以下步骤中的一个或更多个：清洁步骤，用于去除吸附在相关联的处理区域上的碳氢化合物和/或碳和/或氧；对相关联的处理区域的材料的自然氧化物进行表面蚀刻的步骤，例如，在相关联的处理区域的表面上形成该自然氧化物(例如，如果该自然氧化物是氮化铟的氧化物，则该表面蚀刻步骤是nh4oh蚀刻)；对已在相关联的处理区域上形成的非晶半导体进行选择性蚀刻的步骤(例如，如果非晶半导体是非晶氮化镓，通过tmah蚀刻的步骤，其中tmah代表氢氧化四甲基铵)；对形成相关联的处理区域的材料进行缓慢蚀刻的步骤，即充分可重复的蚀刻以避免蚀刻整个二极管(例如，如果材料是gan，该蚀刻步骤是koh蚀刻，其中koh代表氢氧化钾；当相关联的处理区域包含gan时，koh可以显露一些晶面并获得非常光滑的表面，从而产生结构缺陷少得多的处理区域)；以及将元素移植到相关联的处理区域上以防止在该区域上的再吸附和/或该区域的氧化的步骤。移植元素的一个优点是在相应的介电材料沉积在该区域上之前，这些元素暂时使该区域达到平衡，介电材料的沉积也消除了移植的元素。
[0153]
更一般地，每个处理步骤可用于处理与其相关的区域，同时防止在该区域上沉积相应的介电材料期间在所述区域上出现不满意的分子键。
[0154]
表面蚀刻被认为是所谓的“精加工”蚀刻，用于获得具有尽可能接近对应固体半导体材料的成分和晶体结构的被蚀刻材料的成分和晶体结构的表面。
[0155]
因此，作为一般规则，第一处理步骤e2-1-3可以包括清洁第一部分103a的步骤和/或表面蚀刻第一部分103a的步骤和/或将元素移植到第一部分103a上的步骤。第二处理步骤e2-2-3可以包括清洁第二部分103b的步骤和/或表面蚀刻第二部分103b的步骤和/或将元素移植到第二部分103b上的步骤。如果需要，第三处理步骤e2-3-3可以包括清洁第三部分103c的步骤和/或表面蚀刻第三部分103c的步骤和/或将元素移植到第三部分103c上的步骤。在本段的上下文中，每个蚀刻步骤可以消除在侧表面的对应处理部分(第一、第二或第三部分103a、103b、103c)中吸附的和/或非晶化的材料，并且在沉积对应的介电材料之前使侧表面103的对应处理部分的电子界面平滑和均匀化，以避免产生会将陷阱能级引入对应材料的间隙中的缺陷。在本段的上下文中，移植元素的每个步骤，例如这些元素是原子，使得悬空键能够被热力学稳定的原子暂时阻断。这些移植元素可以将键引入到侧表面103的对应部分上，但是这些键将会在相应介电材料沉积在侧表面103的对应部分上的过程中被破坏。例如，通过替代氧气，硫可以防止半导体的氧化。这些原子可以是硫原子，其对于防止gan、ingn、algan、gap、ingap和alingap的氧化特别有用。在侧表面的对应部分上沉积介
电材料期间，移植元素/原子的键断裂，在这种情况下，沉积可以在高温(通常严格高于100℃)下进行，如果需要，可以使用等离子体。事实上，在移植原子的情况下，移植必须在环境温度下具有稳定的热力学键(在这种情况下，环境温度特别是等于300开尔文)以保护它所移植的表面，而该键必须在对应介电材料的沉积温度下断裂，该温度可能严格高于100℃，严格低于400℃。本段所述的清洗步骤可以如上所述；换言之，这些清洗步骤、尤其是它们中的每一个，可以确保去除已经吸附在、视情况可以是侧表面103的对应的第一部分103a、第二部分103b或第三部分103c上的碳氢化合物和/或碳和/或氧。
[0156]
优选地，形成半导体层的堆叠101的步骤e1使得堆叠101包括第一类型掺杂半导体材料层109和第二类型掺杂半导体材料层110。在这种情况下：
[0157]-侧表面103的第一部分103a由所述第一类型掺杂半导体材料层109的一部分界定，
[0158]-侧表面103的第二部分103b由有源区102的一部分界定，
[0159]-如果需要，侧表面103的第三部分103c可以由第二类型掺杂半导体材料层110的一部分界定。
[0160]
在这种情况下，有源区102可以布置在第一类型掺杂半导体材料层109与第二类型掺杂半导体材料层110之间。可替代地，有源区102可以布置在第一类型掺杂半导体材料层109与第二类型掺杂半导体材料层110之间的接合处。这种结构特别适用于二极管100的形成。
[0161]
对于第一和第二介电材料中的每一个，以及如果合适的话，对于第三介电材料，将选择对应的介电材料的厚度及其蚀刻条件，使得所述沉积的介电材料的层在沉积所述介电材料的该层之后的任何蚀刻步骤中不完全被蚀刻，从而在二极管100中提供对应钝化层的所需功能。总而言之，沉积的介电材料的厚度增加，即选择的蚀刻在待蚀刻的堆叠101的半导体和介电材料之间表现出高的蚀刻选择性，或者通过增加极化电压或偏压，或者通过这些替代方案中的任何一个或所有的组合，使蚀刻更具方向性。
[0162]
在二极管100的描述的上下文中的第一至第三介电材料的特性显然可以适用于制造方法。
[0163]
第一至第三介电材料中的每一种的沉积优选地适形地进行，以允许在其沉积的表面上均匀且无损地沉积(也就是说，该沉积不会降低在其上执行沉积的表面的初始的化学和电子状态)。
[0164]
通常，在完成的二极管100中，每个钝化层(特别是第一、第二和如果需要的第三钝化层中的每一个)具有不显著的厚度，并且是原子层的至少一个厚度。每个钝化层可以具有从几个原子层到几百纳米的厚度。事实上，厚度必须足以在任何后续蚀刻过程中，以及在后续处理过程中(如果有的话)保护钝化表面，这可能会消耗部分先前沉积的钝化层。
[0165]
根据制造方法的特定实施例，其中，要制造的二极管100是基于氮化镓的发光二极管，特别是根据上述特定示例，通过举例如下描述制造方法。
[0166]
当已经提供了堆叠101时，例如通过在衬底112上形成堆叠101，并由阳极材料层114和硬掩模115(图3)覆盖，进行光刻以界定硬掩模中的蚀刻掩模116。
[0167]
第一蚀刻步骤e2-1-1可以是氯/氩icp(“电感耦合等离子体”的缩写)蚀刻，用于蚀刻在蚀刻掩模116外部的硬掩模115，然后蚀刻用于形成阳极113的阳极材料，然后蚀刻第一
类型掺杂半导体材料层109，以界定侧表面103的第一部分103a，然后，该第一部分由属于第一类型掺杂半导体材料层109的p型掺杂氮化镓形成(图4)。该第一蚀刻步骤e2-1-1在有源区102中停止(或者，如果合适，如果目的是制造图2的二极管100，则在第二类型掺杂半导体材料层110中停止)。值得注意的是，该第一蚀刻步骤e2-1-1根据蚀刻掩模116在平行于堆叠轴线a1的方向上各向异性地执行。
[0168]
然后可以将第一处理步骤e2-1-3应用于第一部分103a(特别是在图4中)。该第一处理步骤包括通过nh4oh蚀刻或通过koh蚀刻或通过tmah蚀刻或通过脱氧蚀刻来蚀刻第一部分103a的步骤。脱氧蚀刻可以是稀hf(氢氟酸)蚀刻或缓冲氧化物蚀刻，也称为缩写boe。该第一处理步骤e2-1-3倾向于不消耗蚀刻掩模116和阳极113，以避免在沉积第一介电材料的步骤之后，第一部分103a不再被第一介电材料封装的情况。
[0169]
沉积第一介电材料的步骤e2-1-2(图5)可以使氧化铝(例如al2o3)或氧化硅(例如sio2)能够作为第一介电材料适形地沉积。该第一介电材料可以通过ald(原子层沉积)或pe-ald(等离子体增强原子层沉积)来沉积。
[0170]
第二蚀刻步骤e2-2-1(图6)可以是氯/氩icp蚀刻，用于蚀刻第一介电材料和第二类型掺杂半导体材料层110，同时通过在第二蚀刻步骤e2-2-1已经到达第二类型掺杂半导体材料层110之后停止第二蚀刻步骤e2-2-1，有助于界定有源区102。该第二蚀刻步骤e2-2-1的结果是第二部分103b由有源区102的材料形成。该第二蚀刻步骤e2-2-1倾向于不消耗沉积在第一部分103a上的第一介电材料。
[0171]
然后可以将第二处理步骤e2-2-3应用于第二部分103b(特别是在图6中)。该第二处理步骤e2-2-3包括通过使用nh4oh和/或(nh4)2s的蚀刻来蚀刻第二部分103b的步骤。优选地，该第二处理步骤e2-2-3倾向于不消耗沉积在第一部分103a上的第一介电材料，或优选地不消耗蚀刻掩模116。
[0172]
沉积第二介电材料的步骤e2-2-2(图7)可以使氧化铝(例如al2o3)能够作为第二介电材料适形地沉积。该第二介电材料可以通过ald或pe-ald沉积。
[0173]
第三蚀刻步骤e2-3-1(图8)可以是氯/氩icp蚀刻，用于蚀刻第二介电材料和第二类型掺杂半导体材料层110，以界定侧表面103的第三部分103c。该第三蚀刻步骤e2-3-1的结果是第三部分103c由属于第二类型掺杂半导体材料层110的n型掺杂氮化镓形成。特别地，第二部分103c与第二部分103b被第二类型掺杂半导体材料层110的一部分隔开。
[0174]
然后可以将第三处理步骤e2-3-3应用于第三部分103c(特别是在图8中)。该第三处理步骤e2-3-3包括通过nh4oh蚀刻或通过koh蚀刻或通过tmah蚀刻来蚀刻第三部分103c的步骤。该第三处理步骤e2-3-3倾向于不消耗蚀刻掩模116和沉积在侧表面103的第二部分103b上的第二介电材料。
[0175]
沉积第三介电材料的步骤e2-3-2(图9)可以使氧化铝(例如al2o3)或氧化硅(例如sio2)能够作为第三介电材料被适形地沉积。该第三介电材料可以通过ald或pe-ald沉积。
[0176]
然后，在沉积第三材料的步骤e2-3-2之后，可以在两个区域118、119(图10)中打开第三钝化层111，一方面是为了使得蚀刻掩膜116的至少一部分能够被去除，以使阳极113可接近，另一方面，为了使得阴极117(图1)能够形成为与第二类型掺杂材料层110接触。
[0177]
本发明优选地适用于所谓的小型发光二极管，即在半导体层的堆叠平面中其尺寸中的至少一个小于或等于形成堆叠101的半导体中之一中的电子或空穴或激发子的最大扩
散长度的100倍。
[0178]
本发明也适用于发光二极管的阵列，即发光二极管的并置以形成在空间上接近的发光二极管的组件，或共享相同的支撑板的发光二极管的集体形成。
[0179]
尽管实施例的示例主要涉及基于氮化镓的发光二极管，但本发明可转移到任何其他无机半导体和所有发光二极管架构。
[0180]
具体地，分别取决于第一类型掺杂和第二类型掺杂，对于第一类型掺杂半导体材料层109和第二类型掺杂半导体材料层110，上述电极(阳极和阴极)可以颠倒。因此，一般而言，二极管100可以包括被配置为与堆叠101相互作用的电极。
[0181]
本发明描述了在二极管的制造和使用领域中的工业应用。