像素阵列基板的制作方法

1.本发明涉及一种像素阵列基板。


背景技术：

2.发光二极管显示面板包括主动元件基板及被转置于主动元件基板上的多个发光二极管元件。继承发光二极管的特性，发光二极管显示面板具有省电、高效率、高亮度及反应时间快等优点。此外，相较于有机发光二极管显示面板，发光二极管显示面板还具有色彩易调校、发光寿命长、无影像烙印等优势。因此，发光二极管显示面板被视为下一世代的显示技术。
3.然而，发光二极管显示面板的同一面上需设置像素驱动电路及发光二极管元件，而易产生布局面积不足的问题。此外，为实现窄边框、甚至无边框的发光二极管显示面板，发光二极管显示面板的基板的侧壁上设有导电物；当使用多个发光二极管显示面板拼接成窄接缝、甚至无接缝的拼接显示装置时，相邻的发光二极管显示面板的侧壁上的导电物容易相接触，而造成短路。


技术实现要素：

4.本发明提供一种像素阵列基板，性能佳。
5.本发明的像素阵列基板包括基板、多个导电物、像素驱动电路、第一接垫及第二接垫。基板具有第一表面、第二表面及多个贯孔，其中第一表面与第二表面相对，且多个贯孔由第一表面延伸至第二表面。多个导电物分别设置于多个贯孔中。像素驱动电路设置于基板的第一表面上。第一接垫及第二接垫设置于基板的第二表面上。多个导电物包括至少一第一导电物、第二导电物及第一虚设导电物。至少一第一导电物电性连接像素驱动电路及第一接垫。第二导电物电性连接像素驱动电路及第二接垫。第一虚设导电物重叠且电性隔离于像素驱动电路。
6.在本发明的一实施例中，上述的像素驱动电路包括薄膜晶体管，且第一虚设导电物重叠于薄膜晶体管的通道。
7.在本发明的一实施例中，上述的像素阵列基板还包括第一介电层，设置于薄膜晶体管与基板的第一表面之间，其中第一介电层具有重叠于至少一第一导电物的一接触窗，薄膜晶体管的一第一端通过接触窗电性连接到至少一第一导电物，且第一介电层的实体部设置于薄膜晶体管的通道与第一虚设导电物之间。
8.在本发明的一实施例中，上述的像素驱动电路包括薄膜晶体管，且第一虚设导电物重叠于薄膜晶体管的控制端。
9.在本发明的一实施例中，上述的像素阵列基板还包括第一介电层，设置于薄膜晶体管与基板的第一表面之间，其中第一介电层具有重叠于至少一第一导电物的接触窗，薄膜晶体管的第一端通过接触窗电性连接至至少一第一导电物，且第一介电层的实体部设置于薄膜晶体管的控制端与第一虚设导电物之间。
10.在本发明的一实施例中，上述的像素阵列基板还包括发光二极管元件，设置于基板的第二表面上，其中发光二极管元件的第一电极及第二电极分别电性连接至第一接垫及第二接垫，发光二极管元件具有位于第一电极与第二电极之间的一区域。多个导电物还包括第二虚设导电物，重叠于发光二极管元件的区域，且电性隔离于像素驱动电路及发光二极管元件。
11.在本发明的一实施例中，上述的像素阵列基板还包括发光二极管元件及共用线。发光二极管元件设置于基板的第二表面上，其中发光二极管元件的第一电极及第二电极分别电性连接至第一接垫及第二接垫。共用线包括第一部及第二部，其中第一部设置于基板的第一表面上，像素驱动电路包括共用线的第一部，第二部设置于基板的第二表面上且电性连接至第二接垫。第二导电物电性连接至共用线的第一部及第二部。多个导电物还包括第三虚设导电物，重叠且电性隔离于共用线的第一部及第二部。
12.在本发明的一实施例中，上述的共用线的第二部的膜厚大于共用线的第一部的膜厚。
13.在本发明的一实施例中，上述的像素驱动电路包括薄膜晶体管。像素阵列基板还包括信号线。信号线包括第一部及第二部，其中第一部设置于基板的第一表面上且电性连接至薄膜晶体管的第二端，像素驱动电路包括信号线的第一部，且第二部设置于基板的第二表面上。多个导电物还包括第三导电物及第四虚设导电物，其中第三导电物电性连接至信号线的第一部及第二部，第四虚设导电物重叠且电性隔离于信号线的第一部及第二部。
14.在本发明的一实施例中，上述的信号线的第二部的膜厚大于信号线的第一部的膜厚。
15.在本发明的一实施例中，上述的信号线的第二部的线宽大于信号线的第一部的线宽。
16.在本发明的一实施例中，上述的像素驱动电路包括薄膜晶体管。像素阵列基板还包括第一介电层及第一导电图案。第一介电层设置于基板的第一表面上，且位于薄膜晶体管与基板的第一表面之间。第一导电图案设置于基板的第一表面上，且位于第一介电层与基板的第一表面之间。薄膜晶体管的第一端电性连接至第一导电图案，至少一第一导电物为多个第一导电物，且第一导电图案电性连接至多个第一导电物。
17.在本发明的一实施例中，上述的像素阵列基板还包括散热图案，设置于基板的第二表面上且连接至第一虚设导电物。
18.在本发明的一实施例中，上述的基板具有主动区及主动区外的周边区，像素驱动电路设置于基板的主动区，多个导电物包括位于主动区的多个主动区导电物及位于周边区的多个周边区导电物，多个主动区导电物包括至少一第一导电物、第二导电物及第一虚设导电物，一参考面与基板的第一表面共平面，一主动区导电物于参考面上的一垂直投影的形状与一周边区导电物于参考面上的一垂直投影的形状不同。
19.在本发明的一实施例中，上述的基板具有主动区及主动区外的周边区，像素驱动电路设置于基板的主动区，多个导电物包括位于主动区的多个主动区导电物及位于周边区的多个周边区导电物，多个主动区导电物包括至少一第一导电物、第二导电物及第一虚设导电物，一参考面与基板的第一表面共平面，多个主动区导电物在一方向上以第一间距排列，多个周边区导电物在所述方向上以第二间距排列，且第一间距与第二间距不同。
20.在本发明的一实施例中，上述的基板具有主动区及主动区外的周边区，像素驱动电路设置于基板的主动区，多个贯孔包括位于主动区的多个主动区贯孔及位于周边区的多个周边区贯孔，主动区贯孔为封闭式开口，且周边区贯孔为开放式开口。
21.在本发明的一实施例中，上述的基板具有主动区及主动区外的周边区，像素驱动电路设置于基板的主动区，多个贯孔包括位于主动区的多个主动区贯孔及位于周边区的多个周边区贯孔，多个导电物包括分别位于多个主动区贯孔及多个周边区贯孔中的多个主动区导电物及多个周边区导电物，多个主动区导电物包括至少一第一导电物、第二导电物及第一虚设导电物，且一周边区导电物内缩于对应的一周边区贯孔中。
22.在本发明的一实施例中，上述的基板具有主动区及主动区外的周边区，多个贯孔包括位于主动区的多个主动区贯孔及位于周边区的多个周边区贯孔，多个导电物包括分别位于多个主动区贯孔及多个周边区贯孔中的多个主动区导电物及多个周边区导电物，多个主动区导电物包括至少一第一导电物、第二导电物及第一虚设导电物；基板具有多个凹面及多个外侧壁，多个凹面分别定义基板的多个周边区贯孔，每一外侧壁连接于多个凹面的相邻两者之间，且基板的多个凹面及多个外侧壁共同定义基板的边缘。一周边区导电物具有一表面，所述表面背向对应的基板的一凹面，且周边区导电物的所述表面与基板的一外侧壁之间存在一距离。
23.在本发明的一实施例中，上述的周边导电物的表面实质上为一平面。
24.在本发明的一实施例中，上述的周边导电物的表面为一凹面。
附图说明
25.图1示出本发明一实施例的像素阵列基板10的基板110及基板110的第一表面112上的区域r1。
26.图2示出本发明一实施例的像素阵列基板10的基板110及基板110的第二表面上的区域r2。
27.图3为图1的一区域r1的放大示意图。
28.图4为图2的区域r2的放大示意图。
29.图5为本发明一实施例的像素阵列基板10的剖面示意图。
30.图6为本发明一实施例的像素阵列基板10的剖面示意图。
31.图7为本发明一实施例的像素阵列基板10的剖面示意图。
32.图8示出本发明一实施例的像素阵列基板10a的导电物130、基板110及基板110的第一表面112上的构件。
33.图9示出本发明一实施例的像素阵列基板10b的导电物130、基板110及基板110的第一表面112上的构件。
34.图10为本发明一实施例的像素阵列基板10c的剖面示意图。
35.图11为本发明一实施例的像素阵列基板10d的剖面示意图。
36.图12为本发明一实施例的像素阵列基板10e的剖面示意图。
37.图13为本发明一实施例的拼接显示装置1的俯视图。
38.图14为本发明一实施例的拼接显示装置1a的俯视图。
39.图15为本发明一实施例的拼接显示装置1b的俯视图。
40.图16为本发明一实施例的拼接显示装置1c的俯视图。
41.图17为本发明一实施例的拼接显示装置1d的俯视图。
42.图18为本发明一实施例的拼接显示装置1e的俯视图。
43.图19为本发明一实施例的拼接显示装置1e的剖面示意图。
44.图20为本发明一实施例的拼接显示装置1f的俯视图。
45.图21为本发明一实施例的拼接显示装置1f的剖面示意图。
46.图22为本发明一实施例的拼接显示装置1g的剖面示意图。
47.图23为本发明一实施例的拼接显示装置1h的剖面示意图。
48.图24为本发明一实施例的拼接显示装置1i的剖面示意图。
49.附图标记说明：
50.1、1a、1b、1c、1d、1e、1f、1g1、1h、1i：拼接显示装置
51.10、10a、10b、10c、10d、10e、10e’：像素阵列基板
52.110：基板
53.110a：主动区
54.110b：周边区
55.110c：凹面
56.110d：外侧壁
57.110e
‑
1、110e
‑
2、110e
‑
3、110e
‑
4：边缘
58.112：第一表面
59.114：第二表面
60.116：贯孔
61.120：第一介电层
62.120s1、120s2、120s3、150s1、150s2、150s3：实体部
63.121、151：接触窗
64.130：导电物
65.130：导电物
66.130a：主动区导电物
67.130b：周边区导电物
68.130b
‑
0：主要部
69.130b
‑
1：第一连接部
70.130b
‑
2：第二连接部
71.130s：表面
72.131：第一导电物
73.132：第二导电物
74.133：第三导电物
75.134：虚设导电物
76.134
‑
1：第一虚设导电物
77.134
‑
2：第二虚设导电物
78.134
‑
3：第三虚设导电物
79.134
‑
4：第四虚设导电物
80.150：第二介电层
81.170：第一导电图案
82.180：散热图案
83.191、192：导电构件
84.200：驱动元件
85.a
‑
a’、a
‑
a’、b
‑
b’、b
‑
b’、c
‑
c’、c
‑
c’、d
‑
d’、e
‑
e’：剖线
86.cl：共用线
87.d1
x
、d1
y
、d2
x
：间距
88.d4：长度
89.d1：最大宽度
90.e1：第一电极
91.e2：第二电极
92.g、la、lb：距离
93.led：发光二极管元件
94.l4、m：截线
95.p1：第一接垫
96.p2：第二接垫
97.r：直径
98.r1、r2：区域
99.r
led
：区域
100.sl1、sl2：信号线
101.sl2
‑
1、cl
‑
1：第一部
102.sl2
‑
2、cl
‑
2：第二部
103.spc：像素驱动电路
104.t
cl
‑1、t
cl
‑2、t
sl2
‑1、t
sl2
‑2：膜厚
105.t：薄膜晶体管
106.ta：第一端
107.tb：第二端
108.tc：控制端
109.td：半导体图案
110.td
‑
1：第一区
111.td
‑
2：第二区
112.td
‑
3：通道
113.w
sl2
‑1、w
sl2
‑2：线宽
114.x：中心轴
115.x、y、k：方向
具体实施方式
116.现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
117.应当理解，当诸如层、膜、区域或基板的元件被称为在另一元件“上”或“连接到”另一元件时，其可以直接在另一元件上或与另一元件连接，或者中间元件可以也存在。相反，当元件被称为“直接在另一元件上”或“直接连接到”另一元件时，不存在中间元件。如本文所使用的，“连接”可以指物理及/或电性连接。再者，“电性连接”或“耦合”可以是二元件间存在其它元件。
118.本文使用的“约”、“近似”、或“实质上”包括所述值和在本领域普通技术人员确定的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量系统的限制)。例如，“约”可以表示在所述值的一个或多个标准偏差内，或
±
30％、
±
20％、
±
10％、
±
5％内。再者，本文使用的“约”、“近似”或“实质上”可依光学性质、蚀刻性质或其它性质，来选择较可接受的偏差范围或标准偏差，而可不用一个标准偏差适用全部性质。
119.除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的那些术语应当被解释为具有与它们在相关技术和本发明的上下文中的含义一致的含义，并且将不被解释为理想化的或过度正式的意义，除非本文中明确地这样定义。
120.图1示出本发明一实施例的像素阵列基板10的基板110及基板110的第一表面112上的区域r1。
121.图2示出本发明一实施例的像素阵列基板10的基板110及基板110的第二表面上的区域r2，其中第二表面是图2的纸面的背面。
122.图3为图1的一区域r1的放大示意图。区域r1可视为像素阵列基板10的一像素区。
123.图4为图2的区域r2的放大示意图。区域r2与区域r1重合。
124.图5为本发明一实施例的像素阵列基板10的剖面示意图。图5对应图3的剖线a
‑
a’及图4的剖线a
‑
a’。
125.图6为本发明一实施例的像素阵列基板10的剖面示意图。图6对应图3的剖线b
‑
b’及图4的剖线b
‑
b’。
126.图7为本发明一实施例的像素阵列基板10的剖面示意图。图7对应图3的剖线c
‑
c’及图4的剖线c
‑
c’。
127.请参照图1至图5，像素阵列基板10包括基板110。基板110具有第一表面112、第二表面114及多个贯孔116，其中第一表面112与第二表面114相对，且多个贯孔116由第一表面112延伸至第二表面114。像素阵列基板10还包括多个导电物130，分别设置于多个贯孔116中。
128.请参照图3及图4，在本实施例中，分别设置于多个贯孔116中的多个导电物130可排列一阵列。举例而言，在本实施例中，多个导电物130在方向x上可呈等间距排列，且多个导电物130在方向y上也可呈等间距排列，其中方向x与方向y交错(例如但不限于：互相垂直)。在本实施例中，相邻两导电物130在方向x上的间距为d1
x
，相邻两导电物130在方向y上的间距为d1
y
，d1
x
与d1
y
可相同或相异。在本实施例中，1μm≤d1
x
≤400μm，且1μm≤d1
y
≤400μ
m，但本发明不以此为限。
129.在本实施例中，基板110的材质可以是玻璃、石英、有机聚合物、或是不透光/反射材料(例如但不限于：晶圆、陶瓷、或其它可适用的材料)、或是其它可适用的材料。
130.在本实施例中，基于导电性的考量，导电物130一般是使用金属或多种金属的堆叠层。然而，本发明不限于此，根据其他实施例，导电物130也可以使用其他导电材料，例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导电材料的堆叠层。
131.请参照图3及图5，像素阵列基板10还包括像素驱动电路spc，设置于基板110的第一表面112上。在本实施例中，像素驱动电路spc包括一薄膜晶体管t，薄膜晶体管t具有第一端ta、第二端tb、控制端tc及半导体图案td，半导体图案td具有第一区td
‑
1、第二区td
‑
2及通道td
‑
3，半导体图案td的第一区td
‑
1及第二区td
‑
2分别与薄膜晶体管t的第一端ta及第二端tb重叠，而通道td
‑
3设置于半导体图案td的第一区td
‑
1与第二区td
‑
2之间。
132.举例而言，在本实施例中，薄膜晶体管t的控制端tc可选择性地设置于半导体图案td上，而薄膜晶体管t是顶栅极(top gate)型晶体管。然而，本发明不限于此，在其它实施例中，薄膜晶体管t也可以是底栅极(bottom gate)型或其它形式的晶体管。
133.在本实施例中，像素驱动电路spc还可包括信号线sl1及信号线sl2的第一部sl2
‑
1，其中信号线sl1电性连接至薄膜晶体管t的控制端tc，信号线sl2的第一部sl2
‑
1与信号线sl1交错，且信号线sl2的第一部sl2
‑
1电性连接至薄膜晶体管t的第二端tb。此外，在本实施例中，像素驱动电路spc还可包括设置于第一表面112上的共用线cl的第一部cl
‑
1。
134.请参照图1及图3，基板110具有主动区110a及主动区110a外的周边区110b，其中像素驱动电路spc设置于基板110的主动区110a。在本实施例中，基板110的第一表面112上可选择性地设有驱动元件200，驱动元件200可电性连接至信号线sl1、信号线sl2的第一部sl2
‑
1、共用线cl的第一部cl
‑
1或上述至少两者的组合。在本实施例中，驱动元件200可包括集成电路(integrated circuit；ic)、整合型栅极驱动电路(gate driver
‑
on
‑
array；goa)或其组合。
135.请参照图4及图5，像素阵列基板10还包括第一接垫p1及第二接垫p2，设置于基板110的第二表面114上。第一接垫p1及第二接垫p2分别用以与发光二极管元件led的第一电极e1及第二电极e2电性连接。
136.请参照图3、图4及图5，设置于基板110的多个贯孔116中的多个导电物130包括第一导电物131。第一导电物131电性连接位于第一表面112上的像素驱动电路spc及位于第二表面114上的第一接垫p1。具体而言，在本实施例中，第一导电物131电性连接位于第一表面112上的薄膜晶体管t的第一端ta与位于第二表面114上的第一接垫p1。
137.请参照图3、图4及图6，设置于基板110的多个贯孔116中的多个导电物130还包括第二导电物132。第二导电物132电性连接像素驱动电路spc及第二接垫p2。具体而言，在本实施例中，共用线cl除了包括设置于第一表面112上的第一部cl
‑
1外还包括设置于第二表面114上的第二部cl
‑
2，共用线cl的第一部cl
‑
1与共用线cl的第二部cl
‑
2重叠，共用线cl的第二部cl
‑
2电性连接至第二接垫p2(如图4所示)，第二导电物132电性连接共用线cl的第一部cl
‑
1及共用线cl的第二部cl
‑
2；因此，位于第一表面112的像素驱动电路spc的共用线cl的第一部cl
‑
1便可电性连接至位于第二表面114的第二接垫p2。
138.请参照图3、图4及图5，值得注意的是，设置于基板110的多个贯孔116中的多个导电物130还包括多个虚设导电物134，电性隔离于位于第一表面112上的导电构件(例如但不限于：像素驱动电路spc)及位于第二表面114上的导电构件(例如但不限于：第一接垫p1)。
139.多个虚设导电物134包括第一虚设导电物134
‑
1，重叠且电性隔离于像素驱动电路spc。举例而言，在本实施例中，第一虚设导电物134
‑
1可重叠于薄膜晶体管t的通道td
‑
3。在本实施例中，第一虚设导电物134
‑
1还可重叠于薄膜晶体管t的控制端tc，但本发明不以此为限。
140.在本实施例中，像素阵列基板10还包括第一介电层120(绘于图5)，设置于薄膜晶体管t与基板110的第一表面112之间；第一介电层120具有重叠于第一导电物131的接触窗121，薄膜晶体管t的第一端ta通过接触窗121电性连接至位于基板110的贯孔116中的第一导电物131。在本实施例中，第一介电层120具有一实体部120s1，实体部120s1设置于薄膜晶体管t的通道td
‑
3与第一虚设导电物134
‑
1之间，实体部120s1设置于薄膜晶体管t的控制端tc与第一虚设导电物134
‑
1之间，以使第一虚设导电物134
‑
1与设置第一表面112上的像素驱动电路spc电性隔离。
141.在本实施例中，像素阵列基板10还包括第二介电层150(绘于图5)，设置于基板110的第二表面114上；第二介电层150具有重叠于第一导电物131的接触窗151，第一接垫p1通过接触窗151电性连接至位于基板110的贯孔116中的第一导电物131。在本实施例中，第二介电层150具有一实体部150s1，实体部150s1设置于第一接垫p1与第一虚设导电物134
‑
1之间，以使第一虚设导电物134
‑
1与设置第二表面114上的第一接垫p1电性隔离。
142.请参照图3、图4及图5，在本实施例中，像素阵列基板10还包括发光二极管元件led，设置于基板110的第二表面114上，其中发光二极管元件led的第一电极e1及第二电极e2分别电性连接至第一接垫p1及第二接垫p2，发光二极管元件led具有位于第一电极e1与第二电极e2之间的区域r
led
；多个虚设导电物134还包括第二虚设导电物134
‑
2，重叠于发光二极管元件led的区域r
led
且电性隔离于像素驱动电路spc及发光二极管元件led。具体而言，在本实施例中，第一介电层120(绘于图5)的一实体部(未示出)设置于第二虚设导电物134
‑
2的靠近第一表面112的一端上，以使第二虚设导电物134
‑
2电性隔离于像素驱动电路spc；第二介电层150(绘于图5)的一实体部(未示出)设置于第二虚设导电物134
‑
2的靠近第二表面114的一端上，以使第二虚设导电物134
‑
2电性隔离于发光二极管元件led。
143.请参照图3、图4及图6，在本实施例中，多个虚设导电物134还包括第三虚设导电物134
‑
3，重叠且电性隔离于共用线cl的第一部cl
‑
1及第二部cl
‑
2。具体而言，在本实施例中，第一介电层120的一实体部120s2设置于第三虚设导电物134
‑
3的靠近第一表面112的一端上，以使第三虚设导电物134
‑
3电性隔离于共用线cl的第一部cl
‑
1；第二介电层150的一实体部150s2设置于第三虚设导电物134
‑
3的靠近第二表面114的一端上，以使第三虚设导电物134
‑
3电性隔离于共用线cl的第二部cl
‑
2。
144.此外，在本实施例中，共用线cl的第二部cl
‑
2的膜厚t
cl
‑2可选择性地大于共用线cl的第一部cl
‑
1的膜厚t
cl
‑1。因此，能降低共用线cl的阻值，提升像素阵列基板10的性能。
145.请参照图3、图4及图7，在本实施例中，信号线sl2除了包括设置于第一表面112上的第一部sl2
‑
1外还包括设置于第二表面114上的第二部sl2
‑
2，其中信号线sl2的第一部sl2
‑
1与信号线sl2的第二部sl2
‑
2重叠。在本实施例中，设置于基板110的多个贯孔116的多
个导电物130还包括第三导电物133，电性连接至信号线sl2的第一部sl2
‑
1及第二部sl2
‑
2。多个虚设导电物134还包括第四虚设导电物134
‑
4，重叠且电性隔离于信号线sl2的第一部sl2
‑
1及第二部sl2
‑
2。具体而言，在本实施例中，第一介电层120的一实体部120s3设置于第四虚设导电物134
‑
4的靠近第一表面112的一端上，以使第四虚设导电物134
‑
4电性隔离于信号线sl2的第一部sl2
‑
1；第二介电层150的一实体部150s3设置于第四虚设导电物134
‑
4的靠近第二表面114的一端上，以使第四虚设导电物134
‑
4电性隔离于信号线sl2的第二部sl2
‑
2。
146.此外，在本实施例中，信号线sl2的第二部sl2
‑
2的膜厚t
sl2
‑2可选择性地大于信号线sl2的第一部sl2
‑
1的膜厚t
sl2
‑1；信号线sl2的第二部sl2
‑
2的线宽w
sl2
‑2可选择性地大于信号线sl2的第一部sl2
‑
1的线宽w
sl2
‑1。因此，能降低信号线sl2的阻值，提升像素阵列基板10的性能。
147.在此必须说明的是，下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重述。
148.图8示出本发明一实施例的像素阵列基板10a的导电物130、基板110及基板110的第一表面112上的构件。
149.图8的像素阵列基板10a与图1的像素阵列基板10类似，两者的差异在于：两者的导电物130不完全相同。
150.请参照图8，具体而言，在本实施例中，多个导电物130包括位于主动区110a的多个主动区导电物130a以及位于周边区110b的多个周边区导电物130b，多个主动区导电物130a包括第一导电物131(可参照图3及图4)、第二导电物132(可参照图3及图4)及第一虚设导电物134
‑
1(可参照图3及图4)，一参考面(例如图8的纸面)与基板110的第一表面112共平面，多个主动区导电物130a在方向x上以间距d1
x
排列，多个周边区导电物130b在方向x上以间距d2
x
排列，且间距d1
x
与间距d2
x
不同。
151.在本实施例中，设有多个周边区导电物130b的周边区110b可包括接合区，具有不同的间距d2
x
的多个周边区导电物130b有助于驱动元件200与像素阵列基板10接合。
152.图9示出本发明一实施例的像素阵列基板10b的导电物130、基板110及基板110的第一表面112上的构件。
153.图9的像素阵列基板10b与图1的像素阵列基板10类似，两者的差异在于：两者的导电物130不完全相同。
154.请参照图9，具体而言，在本实施例中，多个导电物130包括位于主动区110a的多个主动区导电物130a以及位于周边区110b的多个周边区导电物130b，多个主动区导电物130a包括第一导电物131(可参照图3及图4)、一参考面(例如图9的纸面)与基板110的第一表面112共平面，一主动区导电物130a于参考面上的一垂直投影的形状与一周边区导电物130b于参考面上的一垂直投影的形状不同。举例而言，在本实施例中，主动区导电物130a于参考面上的垂直投影的形状可选择性地为圆形，周边区导电物130b于参考面上的垂直投影的形状可选择性地为椭圆形，但本发明不以此为限。
155.在本实施例中，设有多个周边区导电物130b的周边区110b可包括接合区，具有不同的垂直投影形状的周边区导电物130b有助于驱动元件200与像素阵列基板10接合。
156.图10为本发明一实施例的像素阵列基板10c的剖面示意图。
157.图10的像素阵列基板10c与图5的像素阵列基板10类似，两者的差异在于：图10的像素阵列基板10c还包括第一导电图案170。请参照图10，第一导电图案170设置于基板110的第一表面112上，且位于第一介电层120与基板110的第一表面112之间。薄膜晶体管t的第一端ta电性连接至第一导电图案170，第一导电图案170电性连接多个第一导电物131。利用第一导电图案170连接多个第一导电物131，可使薄膜晶体管t的第一端ta与第一接垫p1之间的连接线路的阻值降低，不受设计规则(design rule)限制。
158.图11为本发明一实施例的像素阵列基板10d的剖面示意图。
159.图11的像素阵列基板10d与图10的像素阵列基板10c类似，两者的差异在于：图11的像素阵列基板10d还包括散热图案180，设置于基板110的第二表面114上且连接至第一虚设导电物134
‑
1。散热图案180有助于薄膜晶体管t及/或发光二极管元件led的散热。
160.图12为本发明一实施例的像素阵列基板10e的剖面示意图。
161.图12的像素阵列基板10e与前述的像素阵列基板10类似，两者的差异在于：位于周边区110b的贯孔116的形态不同。
162.请参照图12，具体而言，在本实施例中，基板110的多个贯孔116包括位于主动区110a的多个主动区贯孔116a及位于周边区110b的多个周边区贯孔116b，主动区贯孔116a为封闭式开口；特别是，周边区贯孔116b为开放式开口。
163.此外，在本实施例中，多个导电物130包括分别位于主动区贯孔116a及周边区贯孔116b的多个主动区导电物130a及多个周边区导电物130b；特别是，周边区导电物130b内缩于对应的周边区贯孔116b。
164.基板110具有定义多个周边区贯孔116b的多个凹面110c及多个外侧壁110d，基板110的多个凹面110c及多个外侧壁110d共同定义基板110的一边缘110e
‑
1，且每一外侧壁110d连接于相邻两凹面110c之间。周边区导电物130b具有一表面130s，表面130s背向对应的基板110的一凹面110c，且周边区导电物130b的表面130s与基板110的一外侧壁110d之间存在一距离g。
165.因此，有助于像素阵列基板10e与其它像素阵列基板(未示出)拼接时，不易与其它像素阵列基板发生短路。
166.举例而言，在本实施例中，主动区贯孔116a具有直径r，周边区导电物130b的表面130s与凹面110c的底部具有距离la，la>(r/2)，基板110的外侧壁110d与凹面110c的底部具有距离lb，lb>(2r/3)，但本发明不以此为限。
167.图13为本发明一实施例的拼接显示装置1的俯视图。
168.请参照图13，拼接显示装置1由上述具有内缩的周边区导电物130b的多个像素阵列基板10e拼接而成。在本实施例中，相邻的多个像素阵列基板10e的中心轴x实质上可在同一直线上，且相邻的多个像素阵列基板10e的周边区贯孔116b及内缩于周边区贯孔116b中的周边区导电物130b可选择性地彼此错开。因此，相邻的多个像素阵列基板10e更不易短路。
169.图14为本发明一实施例的拼接显示装置1a的俯视图。
170.请参照图14，拼接显示装置1a由上述具有内缩的周边区导电物130b的多个像素阵列基板10e拼接而成。在本实施例中，相邻的多个像素阵列基板10e的中心轴x可不在同一直
线上，以使相邻的多个像素阵列基板10e的周边区贯孔116b及内缩于周边区贯孔116b中的周边区导电物130b彼此错开。因此，相邻的多个像素阵列基板10e更不易短路。
171.图15为本发明一实施例的拼接显示装置1b的俯视图。
172.请参照图15，拼接显示装置1b由具有内缩的周边区导电物130b的多个像素阵列基板10e’拼接而成。图15的像素阵列基板10e’与图11的像素阵列基板10e类似，两者的差异在于：在图11的实施例中，周边导电物130b的表面130s实质上为一平面；但在图15的实施例中，周边导电物130b可共形地设置在基板110的凹面110c上，而周边导电物130b的表面130s可为一凹面。
173.此外，在本实施例中，基板110的定义周边区贯孔130b的凹面110c具有与周边导电物130b接触的一接触面积，所述接触面积可被平行于第一表面112的一平面(即图15的纸面)剖出一截线l4，截线l4具有长度d4，周边区贯孔130b在平行于第一表面112的一方向k上具有最大宽度d1，且d4>d1。因此，可避免周边导电物130b自周边区贯孔130b中剥离，但本发明不以此为限。
174.图16为本发明一实施例的拼接显示装置1c的俯视图。
175.图16的拼接显示装置1c与图15的拼接显示装置1b类似，两者的差异在于：在图15的实施例中，周边区贯孔130b被平行于第一表面112的一平面(即图15的纸面)剖出一截线m，截线m可以是圆形的一部分；在图16的实施例中，周边区贯孔130b被平行于第一表面112的一平面(即图16的纸面)剖出一截线m，截线m可以是椭圆形的一部分。
176.图17为本发明一实施例的拼接显示装置1d的俯视图。
177.图17的拼接显示装置1d与图15的拼接显示装置1b类似，两者的差异在于：在图15的实施例中，周边区贯孔130b被平行于第一表面112的一平面(即图15的纸面)剖出一截线m，所述截线m可以是圆形的一部分，且所述截线m的长度接近所述圆形的周长的一半；在图17的实施例中，周边区贯孔130b被平行于第一表面112的一平面(即图17的纸面)剖出一截线m，所述截线m可以是圆形的一部分，且所述截线m的长度明显大于所述圆形的周长的一半。
178.图18为本发明一实施例的拼接显示装置1e的俯视图。
179.图19为本发明一实施例的拼接显示装置1e的剖面示意图。图19对应图18的剖线d
‑
d’。
180.图18及图19的拼接显示装置1e与图13的拼接显示装置1类似，两者的差异在于：两者的周边区导电物130b不同。
181.具体而言，在图18及图19的实施例中，周边区导电物130b除了包括设置在周边区贯孔116b的主要部130b
‑
0外，周边区导电物130b还包括分别设置在基板110的第一表面112及第二表面114上的第一连接部130b
‑
1及第二连接部130b
‑
2，第一连接部130b
‑
1用以与设置在第一表面112上的导电构件191(例如但不限于：金属接垫)电性连接，第二连接部130b
‑
2用以与设置在第二表面114上的导电构件192(例如但不限于：金属接垫)电性连接。此外，图18及图19的实施例中，每一周边区导电物130b内缩于对应的一周边区贯孔116b中，且相邻两像素阵列基板10e的多个周边区贯孔116b可对应设置。
182.图20为本发明一实施例的拼接显示装置1f的俯视图。
183.图21为本发明一实施例的拼接显示装置1f的剖面示意图。图21对应图20的剖线e
‑
e’。
184.图20及图21的拼接显示装置1f与图18及图19的拼接显示装置1e类似，两者的差异在于：两者的拼接方式不同。
185.具体而言，在图18及图19的实施例中，一像素阵列基板10e的多个周边区贯孔116b可对应另一像素阵列基板10e的多个周边区贯孔116b；在图20及图21的实施例中，每一像素阵列基板10e的多个周边区贯孔116b可对应另一像素阵列基板10e的未设有周边区贯孔116b的边缘110e
‑
4。
186.图22为本发明一实施例的拼接显示装置1g的剖面示意图。
187.图22的拼接显示装置1g与图20的拼接显示装置1f类似，两者的差异在于：在图20的实施例中，周边区导电物130b设置于基板110的相对两边缘110e
‑
1、110e
‑
2上；在图22的实施例中，周边区导电物130b设置于基板110的相邻两边缘110e
‑
1、110e
‑
3上。
188.图23为本发明一实施例的拼接显示装置1h的剖面示意图。
189.图23的拼接显示装置1h与图18的拼接显示装置1e类似，两者的差异在于：用以拼接成图23的拼接显示装置1h的像素阵列基板10e形状(例如但不限于：长方形)与用以拼接成图18的显示装置1的像素阵列基板10e形状(例如但不限于：正方形)不同。
190.图24为本发明一实施例的拼接显示装置1i的剖面示意图。
191.图24的拼接显示装置1g与图18的拼接显示装置1e类似，两者的差异在于：在图18的实施例中，周边区导电物130b设置于基板110的相对两边缘110e
‑
1、110e
‑
2上；在图24的实施例中，周边区导电物130b设置于基板110的单一边缘110e
‑
1上。