采用边缘晶体管电流泄漏抑制以减少FET电流泄漏的场效应晶体管(FET)的制作方法

采用边缘晶体管电流泄漏抑制以减少fet电流泄漏的场效应晶体管(fet)
1.优先申请
2.本技术要求在2020年4月24日提交的题为“field-effect transistors(fets)employing edge transistor current leakage suppression to reduce fet current leakage”的美国专利申请序列号16/857,703的优先权，该申请通过引用整体并入本文。
技术领域
3.本公开的领域涉及场效应晶体管(fet)，并且更具体地涉及用于管理泄漏电流的fet设计。


背景技术：

4.晶体管是现代电子器件中必不可少的元件，其中的集成电路(ic)中使用了大量的晶体管。例如，中心处理单元(cpu)和存储系统等元件均使用大量晶体管用于逻辑电路和存储器件。晶体管也用于射频(rf)设备，诸如现代智能手机，并且其他便携式设备已经通过不同射频频段的各种技术扩展了不同无线链路的使用。
5.fet可以形成为绝缘体上硅(soi)衬底fet。soi衬底fet形成在薄硅层中，该薄硅层通过一层电绝缘体(通常是二氧化硅)与soi晶片处理衬底的主体隔离。硅层厚度范围从几微米(即，用于电源开关器件的微米(μm)到用于高性能微处理器的不到五百(500)埃)。将有源晶体管与硅衬底的其余部分隔离可以减少电流泄漏，否则该电流泄漏会降低晶体管的性能。由于电活性硅的面积仅限于晶体管周围的直接区域，因此开关速度提高了，并且对“软错误”的敏感性大大降低。soi衬底fet比体衬底fet具有更高速度、更低功耗和更高rf性能的优势。soi衬底fet可以形成为介电隔离的互补金属氧化物半导体(cmos)p型和n型fet。
6.图1a和1b图示了示例性单元电路100的俯视图/平面图和侧视图，该示例性单元电路100包括由soi衬底fet形成的cmos电路以提供集成电路(ic)。图1b图示了图1a中的单元电路100跨a
1-a1'轴线的侧视图。如图1a所示，单元电路100包括在x轴和y轴维度上的布局，其包括p型半导体扩散区域(“p型扩散区域”)102p和n型半导体扩散区域(“n型扩散区域”)102n。如图1a和1b所示，由各自的p型和n型硅层104p、104n形成的p型扩散区域102p和n型扩散区域102n(也称为“硅岛”)形成在作为soi衬底108的一部分的掩埋氧化物(box)层106上，以提供用于形成相应的p型fet(pfet)110p和n型fet(nfet)110n的有源区域。包括绝缘体(例如，氧化物层)和覆盖栅极材料(例如，多晶硅)的栅极112形成在p型扩散区域102p和n型扩散区域102n上方。关于p型扩散区域102p，p型源极区域114s-p和p型漏极区域114d-p通过在p型扩散区域102p上方注入或扩散p+材料在栅极112的相对侧上的相应p型扩散区域102p上方形成以形成pfet 110p。p型硅层104p中的p型源极区域114s-p和p型漏极区域114d-p之间的区域形成pfet 110p的传导沟道116p。n型硅层104n中的n型源极区域114s-n和n型漏极区域114d-n之间的区域形成nfet 110n的传导沟道116n。
7.如图1b所示，在soi衬底108上方形成栅极材料118的工艺在p型扩散区域102p中留
下两(2)个相对的横向(width-wise)边缘120(1)、120(2)。这是因为在制造单元电路100期间，在p型扩散区域102p之上的p+材料的注入在与浅沟槽隔离(sti)相邻的边缘120(1)、120(2)处将相应的硅层104p分离，以由于硅层104p的薄度在传导沟道116p的中心区域中更低，并且由于sti形成期间的硅消耗，在硅层104p的边缘处更低。由于边缘120(1)、120(2)处的带隙向下弯曲，通常为十分之几伏特(v)，边缘120(1)、120(2)处p+材料注入物的这种减少导致边缘120(1)、120(2)处传导沟道116p的边缘的阈值电压下降。对于每67毫伏(mv)的带弯曲，泄漏电流大约以电流10倍的速率增加。因此，pfet 110p的边缘120(1)、120(2)处的这种注入耗尽可能导致边缘120(1)、120(2)处的泄漏电流。可能期望减小形成在单元电路100中的fet的沟道长度以增加开关速度。然而，阈值电压也随着沟道长度的减小而降低，从而导致泄漏电流增加。由于沟道长度减小而导致的泄漏电流与由于边缘120(1)、120(2)引起的泄漏电流相耦合可能会提供对于由fet形成的给定ic而言不可容忍的泄漏电流。


技术实现要素：

8.本文公开的各方面包括采用边缘晶体管电流泄漏抑制以减少fet电流泄漏的场效应晶体管(fet)和相关方法。提供包括由半导体层或本体(即硅)形成的传导沟道(conduction channel)的fet。作为示例，fet可以是绝缘体上硅(soi)fet。通过在半导体层中注入物或扩散掺杂材料，在半导体层中传导沟道的相对两侧形成源极和漏极区域。栅极形成在邻近传导沟道设置的绝缘层上以在传导沟道中产生电场并控制电流在传导沟道中的流动。传导沟道包括形成在与半导体层重叠的栅极边缘处的边缘传导沟道，从而有效地在fet中形成“边缘晶体管”。这些栅极边缘会导致栅极边缘处的注入物或扩散浓度降低，从而减少边缘晶体管处的阈值电压，从而减少fet的阈值电压，从而导致电流泄漏增加。
9.在这方面，在本文公开的示例性方面，为了减少fet的电流泄漏，fet包括栅极，该栅极包括与半导体层重叠的边缘栅极区域，该边缘栅极区域在长度上延伸以在fet的边缘晶体管中形成延伸长度的边缘传导沟道。以这种方式，边缘晶体管的阈值电压增加，从而减少了边缘晶体管的电流泄漏和fet的整体电流泄漏。在本文公开的另外的示例性方面，为了进一步减少fet的电流泄漏，在长度上延伸了本体连接注入物，该本体连接注入物被形成为使源极或漏极区域与fet的本体短接并且具有与源极或漏极注入物相反的极性以在边缘栅极区域的至少一部分内形成边缘本体连接注入物区域。通过形成边缘本体连接注入物区域，边缘栅极区域的功函数在电压上增加，从而增加了fet的边缘晶体管的阈值电压。增加边缘栅极区域的阈值电压会减少边缘晶体管的电流泄漏和fet的总电流泄漏。
10.在其他示例性方面，可以控制栅极的边缘栅极区域的面积以控制fet的寄生电容。fet的寄生电容受有源区域上的栅极面积以及栅极与源极或漏极注入物之间的距离影响。栅极的边缘栅极区域的形状可以设计为提供与半导体层重叠的期望的延伸长度，也可以设计为控制边缘栅极区域的面积以控制栅极的整体面积。
11.在这方面，在一个示例性方面，提供了一种fet。fet包括：包括半导体材料的半导体层。fet还包括设置在半导体层上方的栅极。栅极包括设置在半导体层的第一区域上方，以在半导体层的第一区域中形成中心传导沟道的中心栅极区域。中心栅极区域沿着第一纵向轴线设置并且具有第一端部和与第一端部相对的第二端部，中心栅极区域沿着与第一纵向轴线正交的第二纵向轴线具有第一长度。栅极还包括覆盖半导体层的端部区域以在半导
体层的端部区域中形成边缘传导沟道的边缘栅极区域。边缘栅极区域沿着与第一纵向轴线正交的第二纵向轴线设置，并且邻近中心栅极区域的第一端部设置，该边缘栅极区域具有比第一长度更长的第二长度。fet还包括在半导体层内并且沿着与第一纵向轴线正交的第三纵向轴线设置在中心传导沟道的第一侧上的第一极性的源极区域。fet还包括在半导体层内并且设置在与中心传导沟道的第一侧相对的中心传导沟道的第二侧上并且沿着第三纵向轴线设置的第一极性的漏极区域。fet还包括由设置在半导体层上方的中心栅极区域限定的中心晶体管，该中心晶体管具有第一阈值电压。fet还包括由设置在半导体层上方的边缘栅极区域限定的边缘晶体管，该边缘晶体管具有第二阈值电压。fet还包括与第一极性相反的第二极性的注入物，并且该注入物沿着平行于第二纵向轴线的第四纵向轴线设置并且位于边缘栅极区域的至少一部分下方至中心栅极区域的第一端部。
12.在另一个示例性方面，提供了一种制造fet的方法。该方法包括形成包括半导体材料的半导体层。该方法还包括在半导体层上方形成栅极，该栅极包括设置在半导体层的第一区域上方以在半导体层的第一区域中形成中心传导沟道的中心栅极区域，该中心栅极区域沿着第一纵向轴线设置并具有第一端部和与第一端部相对的第二端部，中心栅极区域具有沿着与第一纵向轴线正交的第二纵向轴线的第一长度，以及覆盖半导体层的端部区域以在半导体层的端部区域中形成边缘传导沟道的边缘栅极区域，边缘栅极区域沿着与第一纵向轴线正交的第二纵向轴线设置，并且与中心栅极区域的第一端部相邻设置，边缘栅极区域具有比第一长度更长的第二长度。该方法还包括在半导体层内沿着与第一纵向轴线正交的第三纵向轴线在中心传导沟道的第一侧上形成第一极性的源极区域。该方法还包括在与中心传导沟道的第一侧相对的中心传导沟道的第二侧上的半导体层内并且沿着第三纵向轴线形成第一极性的漏极区域。该方法还包括沿着平行于第二纵向轴线的第四纵向轴线形成与第一极性相反的第二极性的注入物，并且该注入物位于边缘栅极区域的至少一部分下方至中心栅极区域的第一端部。
13.在另一个示例性方面，提供了一种互补金属氧化物半导体(cmos)电路。cmos电路包括衬底。cmos电路还包括半导体层，该半导体层包括设置在衬底上方的半导体材料。cmos电路还包括设置在半导体层中的p型扩散区域。cmos电路还包括在p型扩散区域中的至少一个p型场效应晶体管(fet)(pfet)，每个都包括设置在p型扩散区域上方的第一栅极。第一栅极包括设置在半导体层的第一区域上方以在半导体层的第一区域中形成n型中心传导沟道的第一中心栅极区域，该第一中心栅极区域沿着第一纵向轴线设置并具有第一端部和与第一端部相对的第二端部，第一中心栅极区域沿着与第一纵向轴线正交的第二纵向轴线具有第一长度，以及设置在半导体层的第二区域上方以在半导体层的第二区域中形成n型边缘传导沟道的第一边缘栅极区域，该第一边缘栅极区域沿着与第一纵向轴线正交的第二纵向轴线设置，并且与第一中心栅极区域的第一端部相邻设置，第一边缘栅极区域具有比第一长度更长的第二长度。至少一个pfet中的每一个还包括在半导体层内并且沿着与第一纵向轴线正交的第三纵向轴线设置在n型中心传导沟道的第一侧上的p型源极区域。至少一个pfet中的每一个还包括在半导体层内并且设置在与n型中心传导沟道的第一侧相对的n型中心传导沟道的第二侧上且沿着第三纵向轴线的p型漏极区域，由设置在半导体层上方的第一中心栅极区域限定的p型中心晶体管，该p型中心晶体管具有第一阈值电压，由设置在半导体层上方的第一边缘栅极区域限定的p型边缘晶体管，该p型边缘晶体管具有第二阈值
电压，以及沿着平行于第二纵向轴线的第四纵向轴线设置并且位于第一边缘栅极区域的至少一部分下方至第一中心栅极区域的第一端部的n型注入物。
14.cmos电路还包括设置在半导体层中的n型扩散区域。n型扩散区域至少有一个nfet在n型扩散区域中。至少一个nfet中的每一个包括设置在n型扩散区域上方的第二栅极，第二栅极包括设置在半导体层的第三区域上方以在半导体层的第三区域中形成p型中心传导沟道的第二中心栅极区域，该第二中心栅极区域沿着第五纵向轴线设置并具有第一端部和与第一端部相对的第二端部，第二中心栅极区域沿着与第五纵向轴线正交的第六纵向轴线具有第三长度，以及设置在半导体层的第四区域上方以在半导体层的第四区域中形成p型边缘传导沟道的第二边缘栅极区域，该第二边缘栅极区域沿着与第五纵向轴线正交的第六纵向轴线设置，并且与第二中心栅极区域的第一端部相邻设置，第二边缘栅极区域具有比第三长度更长的第四长度。至少一个nfet中的每一个还包括在半导体层内并且沿着与第五纵向轴线正交的第七纵向轴线设置在p型中心传导沟道的第一侧上的n型源极区域，在半导体层内并且设置在与p型中心传导沟道的第一侧相对的p型中心传导沟道的第二侧上且沿着第七纵向轴线的n型漏极区域，由设置在半导体层上方的第二中心栅极区域限定的n型中心晶体管，该n型中心晶体管具有第三阈值电压，由设置在半导体层上方的第二边缘栅极区域限定的n型边缘晶体管，该n型边缘晶体管具有第四阈值电压，以及沿着平行于第六纵向轴线的第八纵向轴线设置并且位于第二边缘栅极区域的至少一部分下方至第二中心栅极区域的第一端部的p型注入物。
附图说明
15.图1a和1b分别是示例性互补金属氧化物半导体(cmos)单元电路的俯视图和侧视图；
16.图2是包括栅极的示例性场效应晶体管(fet)的俯视图，该栅极包括与半导体层重叠的边缘栅极区域，该边缘栅极区域在长度上延伸以在fet的边缘晶体管中形成延伸长度的边缘传导沟道，以及本体连接注入物，该本体连接注入物包括在边缘栅极区域的至少一部分内的边缘本体连接注入物区域，以增加边缘晶体管的阈值电压，从而减少边缘晶体管的电流泄漏和fet的总电流泄漏；
17.图3是包括n型fet(nfet)的示例性电路的示意图，该n型fet(nfet)包括具有边缘栅极区域的栅极和p型本体连接注入物，该p型本体连接注入物包括边缘本体连接注入物区域，如包括在图2的fet中以减少nfet的电流泄漏的边缘本体连接注入物区域；
18.图4a和4b是图3中的示例性电路和nfet的俯视图和横截面侧视图；
19.图5是图示图3电路中的nfet的栅极到源极电压(v
gs
)与nfet的泄漏电流之间的示例性关系的曲线图；
20.图6是包括p型fet(pfet)的示例性电路的示意图，该p型fet(nfet)包括具有边缘栅极区域的栅极和n型本体连接注入物，该n型本体连接注入物包括边缘本体连接注入物区域，如包括在图2的fet中以减少pfet的电流泄漏的边缘本体连接注入物区域；
21.图7是包括pfet和nfet的示例性反相器电路的示意图，pfet和nfet各自包括：栅极和本体连接注入物，该栅极包括边缘栅极区域；该本体连接注入物包括边缘本体连接注入物区域，如包括在图2中的fet中以减少反相器电路的电流泄漏的边缘本体连接注入物区
域；
22.图8a和8b是图示制造fet的示例性过程的流程图，该fet包括栅极和本体连接注入物，该栅极包括边缘栅极区域；该本体连接注入物包括边缘本体连接注入物区域，如图2中的fet中所包括的边缘本体连接注入物区域；
23.图9是包括射频(rf)元件的示例性无线通信设备的框图，所述射频(rf)元件可以包括一个或多个fet；以及
24.图10是一个示例性基于处理器的系统的框图，该系统包括一个或多个fet，每个fet包括一个栅极，该栅极包括边缘栅极区域和本体连接注入物，每个都包括一个栅极，该栅极包括边缘栅极区域，以及本体连接注入物，该本体连接注入物包括边缘本体连接注入物区域，包括但不限于图2-图4b和图6-图7中的fet以及图3-图4b和图6-图7中的电路，以及根据本文公开的任何方面。
具体实施方式
25.现在参考附图，描述了本公开的几个示例性方面。本文使用的“示例性”一词意指“用作示例、实例或说明”。本文描述为“示例性”的任何方面不必被解释为比其他方面更优选或更具优势。
26.本文公开的各方面包括采用边缘晶体管电流泄漏抑制以减少fet电流泄漏的场效应晶体管(fet)和相关方法。提供包括由半导体层或本体(即硅)形成的传导沟道的fet。作为示例，fet可以是绝缘体上硅(soi)fet。通过在半导体层中注入物或扩散掺杂材料，在半导体层中传导沟道的相对侧形成源极区域和漏极区域。栅极形成在邻近传导沟道设置的绝缘层上以在传导沟道中产生电场并控制电流在传导沟道中的流动。传导沟道包括形成在与半导体层重叠的栅极边缘处的边缘传导沟道，从而有效地在fet中形成“边缘晶体管”。这些栅极边缘会导致栅极边缘处的注入物或扩散浓度降低，从而降低边缘晶体管处的阈值电压，并且降低了fet的阈值电压，从而导致电流泄漏增加。
27.在这方面，在本文公开的示例性方面，为了减少fet的电流泄漏，fet包括栅极，该栅极包括与半导体层重叠的边缘栅极区域，该边缘栅极区域在长度上延伸以在fet的边缘晶体管中形成延伸长度的边缘传导沟道。以这种方式，边缘晶体管的阈值电压增加，从而减少了边缘晶体管的电流泄漏和fet的整体电流泄漏。在本文公开的另外的示例性方面，为了进一步减少fet的电流泄漏，在长度上延伸了本体连接注入物，该本体连接注入物被形成为使源极或漏极区域与fet的本体短路并且具有与源极或漏极注入物相反的极性以在边缘栅极区域的至少一部分内形成边缘本体连接注入物区域。通过形成边缘本体连接注入物区域，边缘栅极区域的功函数在电压上增加，从而增加了fet的边缘晶体管的阈值电压。增加边缘栅极区域的阈值电压会减少边缘晶体管的电流泄漏和fet的总电流泄漏。
28.在这方面，图2是示例性fet 200的俯视平面图。如以下更详细讨论的，fet 200包括栅极202，栅极202包括覆盖半导体材料诸如例如硅的半导体层206的端部区域204(1)、204(2)的边缘栅极区域202e(1)、202e(2)。栅极202还包括设置在边缘栅极区域202e(1)、202e(2)之间的中心栅极区域202c。源极区域s和漏极区域d形成在中心栅极区域202c的相对侧以形成fet 200。边缘栅极区域202e(1)、202e(2)的形成导致边缘栅极区域202e(1)、202e(2)处的注入物或扩散浓度降低，从而降低由边缘栅极区域202e(1)、202e(2)形成的边
缘晶体管208e(1)、208e(2)处的阈值电压。这减少了边缘晶体管208e(1)、208e(2)的阈值电压，从而减少了fet 200的阈值电压。这导致fet 200中的电流泄漏增加。在这方面，如图2中的示例fet 200所示，边缘栅极区域202e(1)、202e(2)从栅极202的中心栅极区域202c的长度l2延伸到长度l1以形成在半导体层206中的边缘栅极区域202e(1)、202e(2)下方的延伸长度的边缘传导沟道210e(1)、210e(2)。以这种方式，边缘传导沟道210e(1)、210e(2)的沟道长度在相应的边缘栅极区域202e(1)、202e(2)下方延伸得更长。这将形成在半导体层206中的边缘晶体管208e(1)、208e(2)的阈值电压增加到超过其在如果边缘栅极区域202e(1)、202e(2)的沟道长度在长度上不延伸时的阈值电压。增加fet 200的阈值电压会减少fet 200的电流泄漏。可以选择栅极202的边缘栅极区域202e(1)、202e(2)的长度l1以使边缘晶体管208e(1)、208e(2)的阈值电压匹配或超过中心晶体管208c的阈值电压。
29.因此，如图2所示，fet 200可以建模为三个并联晶体管，包括两个边缘晶体管208e(1)、208e(2)和中心晶体管208c，每个晶体管具有它们自己的阈值电压。如果边缘晶体管208e(1)、208e(2)和中心晶体管208c的沟道长度相同，则由于fet 200的边缘栅极区域202e(1)、202e(2)处的注入物或扩散浓度降低，边缘晶体管208e(1)、208e(2)的阈值电压可能低于中心晶体管208c。因此，在这种情况下，边缘晶体管208e(1)、208e(2)的边缘传导沟道210e(1)、210e(2)将在中心晶体管208c的中心传导沟道210c之前传导，从而导致通过边缘传导沟道210e(1)、210e(2)的半导体层206的端部区域204(1)、204(2)处增加的电流泄漏。增加的电流泄漏会以不期望的方式增加fet 200的待机功耗。如果fet 200被制造为soi fet，其中半导体层206是形成在掩埋氧化物(box)层上的薄半导体层，则该电流泄漏问题会更加明显。
30.继续参考图2，为了进一步减少fet 200的电流泄漏，在该示例中，提供了包括邻近源极区域s的中心注入物区域212c的可选注入物212。注入物212可以控制边缘晶体管208e(1)、208e(2)的电流泄漏低于中心晶体管208c。在该示例中，注入物212是与源极区域s的极性相反极性的材料。注入物212还包括边缘注入物区域212e(1)、212e(2)，该边缘注入物区域212e(1)、212e(2)延伸到超过在半导体层206中的相应边缘栅极区域202e(1)、202e(2)的部分下方的注入物212的中心注入物区域212c的长度l4的长度l3。在该示例中，注入物212及其边缘注入物区域212e(1)、212e(2)的极性是包括边缘栅极区域202e(1)、202e(2)的栅极202的极性。通过扩展位于各个边缘栅极区域202e(1)下方的边缘注入物区域212e(1)、212e(2)，边缘栅极区域202e(1)、202e(2)的功函数在电压上增加，从而增加了fet 200的边缘晶体管208e(1)、208e(2)的阈值电压。包括fet 200的fet的阈值电压由几个因素确定，其中之一包括栅极202的功函数。同样，增加边缘晶体管208e(1)、208e(2)的阈值电压减少了边缘晶体管208e(1)、208e(2)的电流泄漏和fet 200的总电流泄漏。需注意，可以提供类似的注入物来控制边缘晶体管208e(1)、208e(2)的阈值电压，以使边缘晶体管208e(1)、208e(2)的电流泄漏低于中心晶体管208c。
31.可以选择注入物212的掺杂量以使边缘晶体管208e(1)、208e(2)的阈值电压匹配或超过中心晶体管208c的阈值电压。边缘注入物区域212e(1)、212e(2)可以将各个边缘栅极区域202e(1)、202e(2)的功函数增加十分之几伏特(v)，诸如例如0.5v。取决于中心晶体管208c的阈值电压，以及注入物212的边缘注入物区域212e(1)、214e(2)中的掺杂水平，边缘晶体管208e(1)、208e(2)的阈值电压可以升高到等于或高于中心晶体管208c的阈值电压
的电平。
32.此外，如果作为示例将fet 200制造为cmos ic的一部分，则注入物212的掺杂可以在正常掺杂期间发生，从而不需要额外的制造步骤。例如，在图2中的fet 200中，注入物212是本体连接注入物，它将源极s短接到fet 200的本体214，作为设置在栅极202外部的半导体层206的一部分。例如，由fet 200形成的ic可设计为将源极s或漏极d短接到主体214。提供具有扩展边缘注入物区域212e(1)、212e(2)的本体连接注入物如注入物212以增加各个边缘晶体管208e(1)、202e(2)的阈值电压具有在fet 200中采用现有结构以提高布局效率的优点。利用该技术，不需要在fet 200中提供单独的注入物来增加各个边缘晶体管208e(1)、202e(2)的阈值电压。
33.注意到，为了增加边缘晶体管208e(1)、208e(2)的阈值电压，fet 200可以被制造为包括具有位于栅极202的至少一部分下方的扩展边缘注入物区域212e(1)、212e(2)的注入物212，或包括具有延伸的边缘栅极区域202e(1)、202e(2)或两者组合的栅极202。包括这两种特征可能够将阈值电压增加到仅一种特征可能无法实现的期望水平。
34.图3是示例性电路300的示意图，其在单元布局中实现为该示例中的单元电路，并且包括nfet 302。如下所述，nfet 302包括栅极304，与图2中的fet 200的设计类似，该栅极304包括边缘栅极区域304e(1)、304e(2)，以减少nfet 302的电流泄漏。此外，nfet 302包括p型本体连接注入物306，该本体连接注入物包括与图2中的fet 200的设计类似的边缘注入物区域306e(1)、306e(2)，以也减少nfet 302的电流泄漏。例如，nfet 302包括由诸如硅的p型半导体材料构成的半导体层308。半导体层308形成nfet 302的传导沟道。例如，nfet 302可以是soi nfet 302，其中，半导体层308是设置在掩埋氧化物(box)层309上的薄层p阱体，该掩埋氧化物(box)层309设置在衬底311上。
35.栅极304设置在半导体层308上方以形成用于nfet 302的中心传导沟道310c。作为示例，栅极304可以由多晶硅材料制成。栅极304包括设置在半导体层308的第一区域312(1)上方的中心栅极区域304c。中心栅极区域304c在用于nfet 302的半导体层308的第一区域312(1)中形成中心传导沟道310c。如图3所示，中心栅极区域304c沿y轴方向或高度方向的第一纵向轴线la1设置。中心栅极区域304c具有第一端部314(1)和与第一端部314(1)相对的第二端部314(2)。中心栅极区域304c在与第一纵向轴线la1正交的x轴或长度方向上沿着第二纵向轴线la2具有长度l5。栅极304还包括两个边缘栅极区域304e(1)、304e(2)，它们都覆盖在半导体层308的相应端部区域316(1)、316(2)上以在半导体层308的各个端部区域316(1)、316(2)中形成相应的边缘传导沟道310e(1)、310e(2)。边缘栅极区域304e(1)、304e(2)分别沿均正交于第一纵向轴线la1的第三和第四纵向轴线la3、la4设置，并且设置成与中心栅极区域304c的相应第一端部314(1)和第二端部314(2)相邻。边缘栅极区域304e(1)、304e(2)分别具有比中心栅极区域304c的长度l5更长的长度l6、l7。这使边缘传导沟道310e(1)、310e(2)的沟道长度被延长到比相应的边缘栅极区域304e(1)、304e(2)下方的相应长度l6、l7更长。这将形成在半导体层308中的边缘晶体管318e(1)、318e(2)的阈值电压增加到超过其在边缘栅极区域304e(1)、304e(2)的沟道长度在长度上不延伸时的阈值电压。增加nfet 302的阈值电压会减少nfet 302的电流泄漏。
36.边缘栅极区域304e(1)、304e(2)的长度l6、l7可以是不同长度以提供不对称栅极304，或者可以是相同长度以提供对称栅极304。边缘栅极区域304e(1)、304e(2)中的一者或
两者的长度l6、l7可以比中心栅极区域304c的长度l5长至少0.1微米(μm)。边缘栅极区域304e(1)、304e(2)中的一者或两者的长度l6、l7与中心栅极区域304c的长度l5的比率可以是至少1.02。
37.继续参考图3，nfet 302的源极区域320s由在半导体层308内并且沿正交于第一纵向轴线la1的纵向轴线la5设置在中心传导沟道310c的第一侧的具有n+极性的n型材料形成。nfet 302的漏极区域320d也由具有n+极性的n型材料形成，该n型材料在半导体层308内并且沿正交于第一纵向轴线la1的纵向轴线la6设置在中心传导沟道310c的与第一侧相对的第二侧。设置在半导体层308的第一区域312(1)上方的中心栅极区域304c连同形成在中心栅极区域304c的每一侧上的源极区域和漏极区域320s、320d一起形成具有第一阈值电压的中心晶体管318c，该第一阈值电压是中心栅极区域304c的功函数的函数。第一边缘晶体管318e(1)和第二边缘晶体管318e(2)由设置在半导体层308上方的相应边缘栅极区域304e(1)、304e(2)限定。第一边缘晶体管318e(1)和第二边缘晶体管318e(2)具有第二阈值电压和第三阈值电压，第二阈值电压和第三阈值电压是其边缘栅极区域304e(1)、304e(2)的功函数的函数。
38.继续参考图3，注意第一边缘栅极区域304e(1)和第二边缘栅极区域304e(2)不是单个矩形形状并且包括相应的空隙区域321e(1)、321e(2)。空隙区域321e(1)、321e(2)的尺寸可以设计成在边缘传导沟道310e(1)、310e(2)的传导和由栅极304到边缘传导沟道310e(1)、310e(2)的电容引起的寄生栅极电容之间实现期望的折衷。边缘栅极区域304e(1)、304e(2)的面积影响栅极304的总面积并因此影响总寄生栅极电容。空隙区域321e(1)、321e(2)的尺寸可被设计为控制边缘栅极区域304e(1)、304e(2)的面积，并且从而控制栅极304的总面积以控制栅极电容。增加的栅极电容会限制nfet 302的开关速度。
39.继续参考图3，nfet 302还包括本体连接注入物306，其在本示例中为p+材料注入物。本体连接注入物306包括沿着与纵向轴线la2正交的纵向轴线la7设置的中心注入物区域306c。中心注入物区域306c具有第一端部322(1)和与第一端部322(1)相对设置的第二端部322(2)，第一端部322(1)和第二端部322(2)均沿纵向轴线la5设置。本体连接注入物306还包括第一边缘注入物区域306e(1)和第二边缘注入物区域306e(2)，它们各自设置在相应的第一边缘栅极区域304e(1)和第二边缘栅极区域304(2)的至少一部分下方或位于第一边缘栅极区域304e(1)和第二边缘栅极区域304(2)的至少一部分的下方。第一边缘注入物区域306e(1)和第二边缘注入物区域306e(2)沿着平行于纵向轴线la2的纵向轴线la8、la9设置。在该示例中，本体连接注入物306及其中心注入物区域306c及其第一边缘注入物区域306e(1)和第二边缘注入物区域306e(2)与源极区域320s和本体/半导体层308电耦合以将两者短接在一起。
40.边缘注入物区域306e(1)、306e(2)各自具有比中心注入物区域306c的长度l9更长的长度l8，使得边缘注入物区域306e(1)、306e(2)在相应的第一边缘栅极区域304e(1)和第二边缘栅极区域304(2)下方延伸以改变它们各自的功函数。通过延伸位于相应的第一栅极区域304e(1)和第二边缘栅极区域304e(2)下方的边缘注入物区域306e(1)、306e(2)，边缘栅极区域304e(1)、304e(2)的功函数的电压增加，因此增加了nfet 302的边缘晶体管318e(1)、318e(2)的阈值电压。同样，增加边缘晶体管318e(1)、318e(2)的阈值电压减少了边缘晶体管318e(1)、318e(2)的电流泄漏，从而减少了nfet 302的总电流泄漏。
41.在该示例中，提供边缘注入物区域306e(1)、306e(2)，使得第一边缘栅极区域304e(1)和第二边缘栅极区域304e304e(2)的功函数大于或等于中心栅极区域304c的功函数。但是，这不是必需的。可以选择本体连接注入物306的边缘注入物区域306e(1)、306e(2)的掺杂量以使第一边缘晶体管318e(1)和第二边缘晶体管318e(2)的阈值电压匹配或超过中心晶体管318c的阈值电压。边缘注入物区域306e(1)、306e(2)可以将各个边缘栅极区域304e(1)、304e(2)的功函数增加十分之几伏特(v)，诸如例如0.5v。取决于中心晶体管318c的阈值电压，以及本体连接注入物306的边缘注入物区域306e(1)、306e(2)中的掺杂水平，边缘晶体管318e(1)、318e(2)的阈值电压可以升高到等于或高于中心晶体管318c的阈值电压的电平。
42.还应当注意，边缘注入物区域306e(1)、306e(2)的长度l8可以相同或不同，这取决于设计偏好。在本例中，中心注入物区域306c的长度l9被选择为不干扰源极区域320s的形成并留下用于形成源极区域320s的面积。需注意，在其他示例中，可以形成本体连接注入物306以将漏极区域320d短接到本体/半导体层308。
43.如上所述，在nfet 302中提供边缘栅极区域304e(1)、304e(2)和/或边缘注入物区域306e(1)、306e(2)控制边缘晶体管318e(1)、318e(2)的阈值电压。例如，可以提供这些特征，使得边缘晶体管318e(1)、318e(2)的阈值电压等于或大于nfet 302中的中心晶体管318c的阈值电压。还可以提供这些特征，使得边缘晶体管318e(1)、318e(2)的阈值电压中的一者或两者比中心晶体管318c的阈值电压高至少300毫伏(mv)。作为示例，边缘晶体管318e(1)、318e(2)的阈值电压可以比中心晶体管318c的阈值电压高一(1)v。还可以提供这些特征，使得在nfet 302中，边缘晶体管318e(1)、318e(2)的阈值电压中的一者或两者与中心晶体管318c的阈值电压的比率至少为1.5(例如，至少为1.6)。nfet 302中的边缘注入物区域306e(1)、306e(2)可以设计成使得边缘晶体管318e(1)、318e(2)的功函数等于或大于中心晶体管318c的功函数。与nfet 302中的中心晶体管318c相比，可以提供这些特征来控制边缘晶体管318e(1)、318e(2)的泄漏电流。例如，边缘晶体管318e(1)、318e(2)中的一者或两者的电流泄漏与中心晶体管318c的电流泄漏的比率可以是至少5.0。作为另一示例，边缘晶体管318e(1)、318e(2)中的一者或两者的电流泄漏与中心晶体管318c的电流泄漏的比率可以在5.0至10.0之间。
44.图4a和4b是图3中的示例性电路300和nfet 302的俯视图和横截面侧视图，以更详细地说明。图4a是类似于图3中提供的电路300的俯视图。图4b是图4a中的电路300沿a
2-a2'线的横截面侧视图。如图4b所示，在该示例中，nfet 302是soi nfet。box层309设置在衬底311上方和衬底311上。半导体层308设置在box层309上。源极区域和漏极区域320s、320d被注入物到半导体层308中。nfet 302的p型中心传导沟道310c形成在栅极304下方，栅极304设置在p+栅极304和中心传导沟道310c之间的绝缘体400上。n型源极触点402s、n型漏极触点402d和栅极触点402g被设置为与相应的源极区域320s、漏极区域320d和栅极304接触。中心注入物区域306c中所示的p型本体连接注入物306邻近源极区域320s设置。
45.图5是图示图3电路300中的nfet 302的栅极到源极电压(v
gs
)与nfet 302的泄漏电流之间的示例性关系的曲线图500。x轴(x)是nfet 302的栅极-源极电压(v
gs
)。对于nfet 302的给定vgs，第一y轴y1是nfet 302的中心传导沟道310c中的沟道电流id，单位为微安(μa)/微米(μm)。对于nfet 302的给定v
gs
，第二y轴y2是nfet 302的中心传导沟道310c中的对
数底10(log
10
)沟道电流id，单位为μa/μm。第一曲线502图示出了对于不包括nfet 302中的特征以增加阈值电压的nfet的给定v
gs
的中心传导沟道310c中的沟道电流id。曲线502中沟道电流id的饱和度约为0.8v。第二条曲线504图示了对于不包括nfet 302中的特征以增加阈值电压的nfet的给定v
gs
，在log
10
标度中中心传导沟道310c中的沟道电流id。曲线502中沟道电流id的饱和度约为0.8v。第三曲线506图示了对于具有增加的阈值电压的nfet 302的给定v
gs
，中心传导沟道310c中的沟道电流id。对于具有增加的阈值电压的nfet 302的给定v
gs
，第四曲线508图示了以log
10
标度的中心传导沟道310c中的沟道电流id。
46.因此，如图5的曲线504和508所示，图3-图4b中的nfet 302中描述的特征允许约25％更高的驱动电流(即，在1.0v的阈值电压下，200μa对150μa，因此漏电流与不包括相同沟道长度的更高阈值电压的nfet相同)。或者，可以减少图3-图4b中的nfet 302的沟道长度以提供比在相同驱动电流下不包括更高阈值电压的nfet低5x至6x的泄漏电流。
47.图6是该示例中以单元电路实现为单元布局的示例性电路600的示意图。电路600包括pfet 602，pfet 602包括与图3中的nfet 302相似的特征以增加pfet 602的阈值电压并因此减少其泄漏电流。pfet 602包括栅极604，该栅极604包括类似于图3中的nfet 302的设计的边缘栅极区域604e(1)、604e(2)，以减少pfet 602的电流泄漏。此外，pfet 602包括n型本体连接注入物606，其包括边缘注入物区域606e(1)、606e(2)。例如，pfet 602包括由诸如硅的n型半导体材料构成的半导体层608。半导体层608形成pfet 602的传导沟道。例如，pfet 602可以是soi pfet 602，其中，半导体层608是设置在box层609上的薄层p阱体，该box层609设置在衬底611上。
48.栅极604设置在半导体层608上方以形成用于pfet 602的中心传导沟道610c。作为示例，栅极604可以由多晶硅材料制成。栅极604包括设置在半导体层608的第一区域612(1)上方的中心栅极区域604c。中心栅极区域604c在用于pfet 602的半导体层608的第一区域612(1)中形成中心传导沟道610c。如图6所示，中心栅极区域604c沿y轴方向或高度方向的纵向轴线la
10
设置。中心栅极区域604c具有第一端部614(1)和与第一端部614(1)相对的第二端部614(2)。中心栅极区域604c在x轴或与纵向轴线la
10
正交的长度方向上沿纵向轴线la
11
具有长度l
10
。栅极604还包括两个边缘栅极区域604e(1)、604e(2)，它们都覆盖在半导体层608的相应端部区域616(1)、616(2)上以在半导体层608的各个端部区域616(1)、616(2)中形成相应的边缘传导沟道610e(1)、610e(2)。边缘栅极区域604e(1)、604e(2)沿各自的都正交于纵向轴线la
10
的纵向轴线la
12
、la
13
设置，并且设置成与中心栅极区域604c的相应第一端部614(1)和第二端部614(2)相邻。边缘栅极区域604e(1)、604e(2)分别具有比中心栅极区域604c的长度l
10
更长的长度l
11
、l
12
。这使边缘传导沟道610e(1)、610e(2)的沟道长度被延长到比相应的边缘栅极区域604e(1)、604e(2)下方的相应长度l
11
、l
12
更长。这将形成在半导体层608中的边缘晶体管618e(1)、618e(2)的阈值电压增加到超过其在如果边缘栅极区域604e(1)、604e(2)的沟道长度在长度上不延伸时它们的阈值电压。增加pfet 602的阈值电压会减少pfet 602的电流泄漏。
49.边缘栅极区域604e(1)、604e(2)的长度l
11
、l
12
可以是不同长度以提供不对称栅极604，或者可以是相同长度以提供对称栅极604。边缘栅极区域604e(1)、604e(2)中的一者或两者的长度l
11
、l
12
可以比中心栅极区域604c的长度l
10
长至少0.1μm。边缘栅极区域604e(1)、604e(2)中的一者或两者的长度l
11
、l
12
与中心栅极区域604c的长度l
10
的比率可以至少
为1.02。
50.继续参考图6，pfet 602的源极区域620s由在半导体层608内并且沿正交于纵向轴线la
11
的纵向轴线la
14
设置在中心传导沟道610c的第一侧的具有p+极性的p型材料形成。pfet 602的漏极区域620d也由具有p+极性的p型材料形成，该p型材料在半导体层608内并且沿正交于纵向轴线la
11
的纵向轴线la
15
设置在中心传导沟道610c的与第一侧相对的第二侧。设置在半导体层608的第一区域612(1)上方的中心栅极区域604c连同形成在中心栅极区域604c的每一侧上的源极和漏极区域620s、620d一起形成具有第一阈值电压的中心晶体管618c，该第一阈值电压是中心栅极区域604c的功函数的函数。第一边缘晶体管618e(1)和第二边缘晶体管618e(2)由设置在半导体层608上方的相应边缘栅极区域604e(1)、604e(2)限定。第一边缘晶体管618e(1)和第二边缘晶体管618e(2)具有第二阈值电压和第三阈值电压，该第二阈值电压和第三阈值电压是第一边缘晶体管618e(1)和第二边缘晶体管618e(2)的边缘栅极区域604e(1)、604e(2)的功函数的函数。
51.继续参考图6，注意第一边缘栅极区域604e(1)和第二边缘栅极区域604e(2)不是单个矩形形状并且包括相应的空隙区域621e(1)、621e(2)。空隙区域621e(1)、621e(2)的尺寸可以设计成在边缘传导沟道610e(1)、610e(2)的传导和由栅极604到边缘传导沟道610e(1)、610e(2)的电容引起的寄生栅极电容之间实现所需的折衷。边缘栅极区域604e(1)、604e(2)的面积影响栅极604的总面积并因此影响总寄生栅极电容。空隙区域621e(1)、621e(2)的尺寸可被设计为控制边缘栅极区域604e(1)、604e(2)的面积，并因此控制栅极604的总面积以控制栅极电容。增加的栅极电容会限制pfet 602的开关速度。
52.继续参考图6，pfet 602还包括本体连接注入物606，其在本示例中为n+材料注入物。本体连接注入物606包括沿着与纵向轴线la
11
正交的纵向轴线la
16
设置的中心注入物区域606c。中心注入物区域606c具有第一端部622(1)和与第一端部622(1)相对设置的第二端部622(2)，第一端部622(1)和第二端部622(2)均沿纵向轴线la
17
设置。本体连接注入物606还包括第一边缘注入物区域606e(1)和第二边缘注入物区域606e(2)，它们各自设置在相应的第一边缘栅极区域604e(1)和第二边缘栅极区域604(2)的至少一部分下方或位于第一边缘栅极区域604e(1)和第二边缘栅极区域604(2)的至少一部分的下方。第一缘注入物区域606e(1)和第二边缘注入物区域、606e(2)沿平行于纵向轴线la
11
的纵向轴线la
17
、la
18
设置。在该示例中，本体连接注入物606及其中心注入物区域606c及其第一边缘注入物区域606e和第二边缘注入物区域606e(2)与源极区域620s和本体/半导体层608电耦合以将两者短接在一起。
53.边缘注入物区域606e(1)、606e(2)各自具有比中心注入物区域606c的长度l
14
更长的长度l
13
，使得边缘注入物区域606e(1)、606e(2)在相应的第一边缘栅极区域604e(1)和第二边缘栅极区域604(2)下方延伸以改变它们各自的功函数。通过延伸位于相应的第一边缘栅极区域604e(1)和第二边缘栅极区域604e(2)下方的边缘注入物区域606e(1)、606e(2)，边缘栅极区域604e(1)、604e(2)的功函数的电压增加，因此增加了pfet 602的边缘晶体管618e(1)、618e(2)的阈值电压。同样，增加边缘晶体管618e(1)、618e(2)的阈值电压减少了边缘晶体管618e(1)、618e(2)的电流泄漏，从而减少了pfet 602的总电流泄漏。
54.在该示例中，提供边缘注入物区域606e(1)、606e(2)，使得第一边缘栅极区域604e(1)和第二边缘栅极区域604e(2)的功函数大于或等于中心栅极区域604c的功函数。但是，
这不是必需的。可选择本体连接注入物606的边缘注入物区域606e(1)、606e(2)的掺杂量以使第一边缘晶体管618e(1)和第二边缘晶体管618e(2)的阈值电压匹配或超过中心晶体管618c的阈值电压。边缘注入物区域606e(1)、606e(2)可以将各个边缘栅极区域604e(1)、604e(2)的功函数增加十分之几伏特(v)，诸如例如0.5v。取决于中心晶体管618c的阈值电压，以及本体连接注入物606的边缘注入物区域606e(1)、606e(2)中的掺杂水平，边缘晶体管618e(1)、618e(2)的阈值电压可以升高到等于或高于中心晶体管618c的阈值电压的电平。
55.还注意到，边缘注入物区域606e(1)、606e(2)的长度l13可以相同或不同，这取决于设计偏好。在本例中，中心注入物区域606c的长度l
14
被选择为不干扰源极区域620s的形成并留下用于形成源极区域620s的面积。需注意，在其他示例中，可以形成本体连接注入物606以将漏极区域620d短接到本体/半导体层608。
56.如上所述，在pfet 602中提供边缘栅极区域604e(1)、604e(2)和/或边缘注入物区域606e(1)、606e(2)控制边缘晶体管618e(1)、618e(2)的阈值电压。例如，可以提供这些特征，使得边缘晶体管618e(1)、618e(2)的阈值电压等于或大于pfet 602中的中心晶体管618c的阈值电压。还可以提供这些特征，使得边缘晶体管618e(1)、618e(2)的阈值电压中的一者或两者比中心晶体管618c的阈值电压高至少300mv。还可以提供这些特征，使得边缘晶体管618e(1)、618e(2)的阈值电压中的一者或两者与pfet 602中的中心晶体管618c的阈值电压的比率至少为1.6。pfet 602中的边缘注入物区域606e(1)、606e(2)可以设计成使得边缘晶体管618e(1)、618e(2)的功函数等于或大于中心晶体管618c的功函数。与nfet 602中的中心晶体管618c相比，可以提供这些特征来控制边缘晶体管618e(1)、618e(2)的泄漏电流。例如，边缘晶体管618e(1)、618e(2)中的一者或两者的电流泄漏与中心晶体管618c的电流泄漏的比率可以是至少5.0。
57.图7是示例性cmos反相器电路700的示意图，其分别包括图3和图6中的nfet 302和/或pfet 602，并且可以包括栅极并且包括本体连接注入物，该栅极包括边缘栅极区域，该本体连接注入物包括边缘本体连接注入物区域以减少反相器电路的电流泄漏。在该示例中，cmos反相器电路700中的nfet 302是图3中的nfet 302。图3和图7之间的nfet 302的共同元件以共同的元件编号示出，并且将不再重新描述。pfet 602和nfet 302通过它们各自的栅极304、604进行栅极连接。相应的nfet 302和pfet 602的源极区域320s、620s连接到相应的电源轨702n、702p。例如，电源轨702n可以被配置为连接到正电压源以向cmos反相器电路700供电。电源轨702n可以被配置为耦合到负电源或用作cmos反相器电路700的接地节点。
58.图8a和8b是图示制造fet(如图3中的nfet 302和图6中的pfet 602)的示例性工艺800的流程图，该fet包括包括边缘栅极区域的栅极和包括边缘主体连接注入物区域以减少fet的阈值电压的主体连接注入物。将结合图3中的nfet 302和图6中的pfet 602讨论工艺800。在这方面，如图8a和8b所示，工艺800包括形成包括半导体材料的半导体层308、608(图8a中的框802)。工艺800还包括在半导体层308、608上方形成栅极304、604(图8a中的框804)。栅极304、604包括设置在半导体层308、608的第一区域312(1)、612(1)上方以在半导体层308、608的第一区域312(1)、612(1)中形成中心传导沟道310c、610c)的中心栅极区域304c、604c，沿第一纵向轴线la1、la
10
设置并且具有设置在第一端部314(1)、614(1)处的第
一端部和与第一端部314(1)、614(1)相对的第二端部314(2)、614(2)的中心栅极区域304c、604c，第一端部314(1)、614(1)和第二端部314(2)、614(2)以第一长度l5、l
10
彼此分开设置(图8a中的框806)。栅极304、604还包括覆盖半导体层308、608的端部区域316、616以在半导体层308、608的端部区域316、616中形成边缘传导沟道310e的边缘栅极区域304e、604e，沿与第一纵向轴线正交的第二纵向轴线la2、la
11
设置并且邻近中心栅极区域304c、604c的第一端部314(1)、614(1)设置的边缘栅极区域304e、604e，边缘栅极区域304e、604e具有比第一长度l5、l
10
更长的第二长度l6、l
11
(图8a中的框808)。
59.工艺800中的下一步骤可以包括在中心传导沟道310c、610c的第一侧上沿着正交于第一纵向轴线la1、la
10
的第三纵向轴线la3、la
12
在半导体层308、608内形成第一极性的源极区域(320s、620s)(图8a中的框810)。工艺800中的下一步骤可包括在与中心传导沟道310c、610c的第一侧相对的中心传导沟道310c、610c的第二侧并且沿纵向轴线la4、la9在半导体层308、608内形成第一极性的漏极区域320d、620d(图8b中的框812)。工艺800中的下一步骤可以包括形成沿着与第二纵向轴线la2、la
11
正交的第四纵向轴线la7、la
16
且位于边缘栅极区域304e、604e的至少一部分下方到中心栅极区域304c、604c的第一端部的与第一极性相反的第二极性的注入物(图8b中的框814)。
60.图9图示了根据本文公开的任何方面的，包括由一个或多个ic 902形成的射频(rf)元件的示例性无线通信设备900，其中任何ic 902可以包括fet 903，每个fet 903都包括栅极和本体连接注入物，该栅极包括边缘栅极区域，该本体连接注入物包括边缘本体连接注入物区域，该fet 903包括但不限于图2-4b和6-7中的fet以及图3-4b和6-7中的电路。作为示例，无线通信设备900可以包括或提供在任何上述设备中。如图9所示，无线通信设备900包括收发器904和数据处理器906。数据处理器906可以包括用于存储数据和程序代码的存储器。收发器904包括支持双向通信的发射器908和接收器910。通常，无线通信设备900可以包括用于任何数量的通信系统和频带的任何数量的发射器908和/或接收器910。收发器904的全部或一部分可以在一个或多个模拟ic、rfic(rfic)、混合信号ic等上实现。
61.发射器908或接收器910可以用超外差架构或直接转换(direct-conversion)架构来实现。在超外差架构中，信号在rf和基带之间以多个阶段进行频率转换，例如，在接收器910的一个阶段中从rf到中频(if)，然后在另一阶段中从if到基带。在直接变转换架构中，信号在一个阶段在rf和基带之间进行频率转换。超外差和直接转换架构可以使用不同的电路块和/或具有不同的要求。在图9的无线通信设备900中，发射器908和接收器910以直接变频架构来实现。
62.在发送路径中，数据处理器906处理要传输的数据并将i和q模拟输出信号提供给发射器908。在示例性无线通信设备900中，数据处理器906包括数模转换器(dac)912(1)、912(2)，以用于将数据处理器906生成的数字信号转换成i和q模拟输出信号，例如，i和q输出电流，以供进一步处理。
63.在发射器908内，低通滤波器914(1)、914(2)分别对i和q模拟输出信号进行滤波，以去除由先前的数模转换引起的不想要的信号。放大器(amp)916(1)、916(2)分别放大来自低通滤波器914(1)、914(2)的信号，并提供i和q基带信号。上变频器918将i和q基带信号与来自tx lo信号发生器922的通过混频器920(1)、920(2)的i和q发射(tx)本地振荡器(lo)信号进行上变频，以提供上变频信号924。滤波器926对上变频信号924进行滤波以去除由上变
频引起的不想要的信号并且接收频带中的噪声。功率放大器(pa)928放大来自滤波器926的上变频信号924以获得期望的输出功率电平并提供发射rf信号。发射rf信号通过双工器或开关930路由并经由天线932发射。
64.在接收路径中，天线932接收基站发射的信号并提供接收到的rf信号，该rf信号通过双工器或开关930路由并提供给低噪声放大器(lna)934。双工器或开关930被设计成以特定的接收(rx)到tx双工器频率分离来操作，使得rx信号与tx信号隔离。接收的rf信号由lna 934放大并由滤波器936滤波以获得期望的rf输入信号。下变频混频器938(1)、938(2)将滤波器936的输出与来自rx lo信号发生器940的i和q rx lo信号(即，lo_i和lo_q)混合以生成i和q基带信号。i和q基带信号由amp 942(1)、942(2)放大并进一步由低通滤波器944(1)、944(2)滤波以获得i和q模拟输入信号，这些信号被提供给数据处理器906。在该示例中，数据处理器906包括adc 946(1)、946(2)，以用于将模拟输入信号转换为数字信号以由数据处理器906进一步处理。
65.在图9的无线通信设备900中，tx lo信号发生器922生成用于上变频的i和q tx lo信号，而rx lo信号发生器940生成用于下变频的i和q rx lo信号。每个lo信号都是具有特定基频的周期性信号。tx锁相环(pll)电路948接收来自数据处理器906的时序信息并生成用于调整来自tx lo信号发生器922的tx lo信号的频率和/或相位的控制信号。类似地，rx pll电路950从数据处理器906接收时序信息并生成用于调整来自rx lo信号发生器940的rx lo信号的频率和/或相位的控制信号。
66.fet可以在任何基于处理器的设备中提供或集成到任何基于处理器的设备中，每个fet都包括栅极和本体连接注入物，该栅极包括边缘栅极区域，该本体连接注入物包括边缘本体连接注入物区域，该fet包括但不限于图2-图4b和图6-图7中的fet以及图3-图4b和图6-图7中的电路，以及根据本文公开的任何方面。示例但不限于包括机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、全球定位系统(gps)设备、移动电话、蜂窝电话、智能电话、会话发起协议(sip)电话、平板电脑、平板手机、服务器、计算机、便携式计算机、移动计算设备、可穿戴计算设备(例如，智能手表、健康或健身追踪器、眼镜等)、台式计算机、个人数字助理(pda)、监视器、计算机监视器、电视机、调谐器、收音机、卫星收音机、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(dvd)播放器、便携式数字视频播放器、汽车、车辆部件、航空电子系统、无人机和多旋翼飞行器。
67.在这方面，图10图示了基于处理器的系统1000的示例，其包括可以包括fet的电路，每个fet包括栅极和本体连接注入物，该栅极包括边缘栅极区域，该本体连接注入物包括边缘本体连接注入物区域，包括但不限于图2-图4b和图6-图7中的fet以及图3-图4b和图6-图7中的电路，以及根据本文公开的任何方面。在该示例中，基于处理器的系统1000可以形成为ic封装1002中的ic 1004和片上系统(soc)1006。基于处理器的系统1000包括cpu 1008，该cpu 1008包括一个或多个处理器1010，处理器1010也可以称为cpu核或处理器核。cpu 1008可以具有耦合到cpu 1008的高速缓冲存储器1012，以用于快速访问临时存储的数据。cpu 1008耦合到系统总线1014并且可以将包括在基于处理器的系统1000中的主设备和从设备相互耦合。众所周知，cpu 1008通过在系统总线1014上交换地址、控制和数据信息来与这些其他设备通信。例如，cpu 1008可以将总线事务请求传送到作为从设备的示例的存
储器控制器1016。尽管图10中未示出，但可以提供多个系统总线1014，其中每个系统总线1014构成不同的结构。
68.其他主设备和从设备可以连接到系统总线1014。如图10所示，这些设备可以包括存储器系统1020，作为示例，存储器系统1020包括存储器控制器1016和一个或多个存储器阵列1018、一个或多个输入设备1022、一个或多个输出设备1024、一个或多个网络接口设备1026和一个或多个显示控制器1028。存储器系统1020、一个或多个输入设备1022、一个或多个输出设备1024、一个或多个网络接口设备1026和一个或多个显示控制器1028中的每一者可以提供在相同或不同的ic封装1002中。一个或多个输入设备1022可以包括任何类型的输入设备，包括但不限于输入键、开关、语音处理器等。一个或多个输出设备1024可以包括任何类型的输出设备，包括但不限于不限于音频、视频、其他视觉指示器等。一个或多个网络接口设备1026可以是被配置为允许与网络1030交换数据的任何设备。网络1030可以是任何类型的网络，包括但不限于有线或无线网络、私有或公共网络、局域网(lan)、无线局域网(wlan)、广域网(wan)、bluetooth
tm
网络和互联网。一个或多个网络接口设备1026可以被配置为支持所需的任何类型的通信协议。
69.cpu 1008还可以被配置为通过系统总线1014访问一个或多个显示控制器1028以控制发送到一个或多个显示器1032的信息。一个或多个显示控制器1028经由一个或多个视频处理器1034将要显示的信息发送到一个或多个显示器1032，视频处理器1034将要显示的信息处理成适合一个或多个显示器1032的格式。一个或多个显示控制器1028和一个或多个视频处理器1034可以作为ic被包括在相同或不同ic封装1002中，并且作为示例包括在包括cpu 1008的相同或不同ic封装1002中。一个或多个显示器1032可以包括任何类型的显示器，包括但不限于阴极射线管(crt)、液晶显示器(lcd)、等离子体显示器、发光二极管(led)显示器等。
70.本领域技术人员将进一步理解，结合本文所公开的各方面描述的各种说明性逻辑块、模块、电路和算法可以实现为电子硬件、存储在存储器或另一计算机可读介质中并且由处理器或其他处理设备或两者的组合执行的指令。作为示例，本文描述的主设备和从设备可以用于任何电路、硬件元件、集成电路(ic)或ic芯片中。本文公开的存储器可以是任何类型和大小的存储器，并且可以被配置为存储所需的任何类型的信息。为了清楚地说明这种可互换性，上面已经在功能方面对各种说明性的元件、块、模块、电路和步骤进行了总体描述。如何实现这种功能取决于特定应用、设计选择和/或施加在整个系统上的设计约束。技术人员可以针对每个特定应用以不同方式实现所描述的功能，但是这种实现决策不应被解释为导致脱离本公开的范围。
71.另外，结合本文公开的各方面描述的各种说明性逻辑块、模块和电路可以用处理器、数字信号处理器(dsp)、专用集成电路(asic)、现场可编程门阵列(fpga)或被设计用于执行本文所述功能的其他可编程逻辑器件、分立门或晶体管逻辑、分立硬件元件或其任何组合来实现或执行。处理器可以为微处理器，但是可替代地，处理器可以为任何常规的处理器、控制器、微控制器或状态机。处理器还可以实现为计算设备的组合(例如dsp和微处理器的组合，多个微处理器，一个或多个微处理器结合dsp内核，或任何其他这样的配置)。
72.本文公开的各方面可以体现在硬件和存储在硬件中的指令中，并且可以驻留在例如随机存取存储器(ram)、闪存、只读存储器(rom)、电可编程rom(eprom)、电可擦可编程rom
(eeprom)、寄存器、硬盘、可移动磁盘、cd-rom或本领域已知的任何其他形式的计算机可读介质中。示例性存储介质耦合到处理器，使得处理器可以从存储介质读取信息和将信息写入存储介质。在替代方案中，存储介质可以为处理器的组成部分。处理器和存储介质可以驻留在asic中。asic可以驻留在远程站中。在替代方案中，处理器和存储介质可以作为分立元件驻留在远程站、基站或服务器中。
73.还应注意，在本文的任何示例性方面中描述的操作步骤被描述为提供示例和讨论。所描述的操作可以以除了所示顺序之外的许多不同顺序来执行。此外，在单个操作步骤中描述的操作实际上可以在多个不同步骤中执行。此外，可以组合示例性方面中讨论的一个或多个操作步骤。应当理解，流程图中所示的操作步骤可以进行许多不同的修改，这对于本领域技术人员来说是显而易见的。本领域技术人员也应理解，可以使用多种不同技术和技能中的任何一种来表示信息和信号。例如，在以上描述中可能被引用的数据、指令、命令、信息、信号、位、符号和芯片可以由电压、电流、电磁波、磁场或粒子、光场或粒子、或任何其组合表示。
74.提供先前对本公开的描述是为了使本领域的技术人员能够制作或使用本公开。对于本领域的技术人员来说，对本公开的各种修改将是显而易见的，并且本文定义的一般原理可以应用于其他变型。因此，本公开不旨在限于本文描述的示例和设计，而是将符合与本文公开的原理和新颖特征一致的最广泛的范围。