
1.本发明涉及半导体技术领域,尤其涉及一种半导体器件、对半导体器件进行测试的方法以及存储系统。
背景技术:2.随着vlsi(very large scale integration,超大规模集成电路)集成度的不断提高,集成电路中器件的特征尺寸也在不断减小,由此带来的mos器件(metal-oxide-semiconductor field effect transistor,金属-氧化物半导体场效应晶体管)的可靠性问题也越来越严重。
3.基于此,如何保证在对mos器件进行可靠性测试时所获取的电学参数的可靠性,是目前需要解决的问题。
技术实现要素:4.为了解决上述问题或其他问题,本发明提供了以下技术方案。
5.第一方面,本发明提供了一种半导体器件,所述半导体器件包括:
6.位于衬底上的晶体管电路,所述晶体管电路包括呈阵列排布的多个晶体管单元,每个所述晶体管单元包括栅极、第一端、栅极触点以及第一端触点,所述栅极触点与所述栅极耦接,所述第一端触点与所述第一端耦接;
7.多条第一连接线,多条所述第一连接线沿第一方向排布,每条所述第一连接线耦接一行所述晶体管单元的所述栅极触点,一行所述晶体管单元沿第二方向排布,且位于同一直线上,所述第一方向与所述第二方向之间具有夹角;
8.多条第二连接线,多条所述第二连接线沿所述第二方向排布,每条所述第二连接线耦接一列所述晶体管单元的所述第一端触点,一列所述晶体管单元沿所述第一方向排布,且位于同一直线上。
9.在本发明一实施例中,每个所述晶体管单元具有有源区,每个所述晶体管单元的所述第一端触点位于所述有源区中。
10.在本发明一实施例中,每个所述晶体管单元的所述栅极触点位于对应的所述有源区的一侧的上方。
11.在本发明一实施例中,每个所述晶体管单元包括至少一个晶体管。
12.在本发明一实施例中,所述衬底具有高压器件区、低压器件区以及超低压器件区,其中,所述晶体管电路位于所述高压器件区、所述低压器件区以及所述超低压器件区其中之一。
13.在本发明一实施例中,所述半导体器件与解码器电连接,所述解码器用以向多条所述第一连接线以及多条所述第二连接线施加测试电压。
14.第二方面,本发明提供了一种对如上述任一项所述的半导体器件进行测试的方法,每个所述晶体管单元包括至少一个晶体管,所述方法包括:
15.选择多条所述第一连接线的其中之一作为第一测试线、并选择多条所述第二连接线的其中之一作为第二测试线;
16.向所述第一测试线以及所述第二测试线施加测试电压,并获取与所述第一测试线电连接的所述晶体管的电学参数偏移量;以及,
17.根据所述电学参数偏移量,分别确定由热载流子注入效应导致的第一偏移量以及由偏置温度不稳定效应导致的第二偏移量。
18.在本发明一实施例中,所述电学参数偏移量包括所述晶体管单元的阈值电压偏移量、漏极电流偏移量以及跨导偏移量其中之一。
19.在本发明一实施例中,所述根据所述电学参数偏移量,分别确定由热载流子注入效应导致的第一偏移量以及由偏置温度不稳定效应导致的第二偏移量的步骤,具体包括:
20.将与所述第一测试线以及所述第二测试线均电连接的所述晶体管作为第一晶体管、并将只与所述第一测试线电连接的所述晶体管作为第二晶体管,其中,所述第一晶体管具有第一电学参数偏移量,所述第二晶体管具有第二电学参数偏移量;
21.取所述第一电学参数偏移量以及所述第二电学参数偏移量的差值作为由热载流子注入效应导致的所述第一偏移量;以及,
22.取所述第二电学参数偏移量作为由偏置温度不稳定效应导致的所述第二偏移量。
23.在本发明一实施例中,所述测试电压为高电平电压。
24.第三方面,本发明提供了一种存储系统,包括:
25.如上述任一项所述的半导体器件;以及,
26.控制器,与所述半导体器件电连接,用以控制所述半导体器件。
27.本发明的有益效果为:本发明提供了一种半导体器件、对半导体器件进行测试的方法以及存储系统,半导体器件包括位于衬底上的晶体管电路、多条第一连接线以及多条第二连接线,其中,晶体管电路包括呈阵列排布的多个晶体管单元,每个晶体管单元包括栅极、第一端、栅极触点以及第一端触点,栅极触点与栅极耦接,第一端触点与第一端耦接,多条第一连接线沿第一方向排布,每条第一连接线耦接一行晶体管单元的栅极触点,一行晶体管单元沿第二方向排布,且位于同一直线上,第一方向与第二方向之间具有夹角,多条第二连接线沿第二方向排布,每条第二连接线耦接一列晶体管单元的第一端触点,一列晶体管单元沿第一方向排布,且位于同一直线上,本发明提供的半导体器件,设计了与一行晶体管单元的栅极触点电连接的第一连接线和与一列晶体管单元的第一端触点电连接的第二连接线,从而,在对第一连接线和第二连接线施加测试电压而对该半导体器件进行可靠性测试时,可以通过对获取到的电学参数偏移量进行相应的计算,实现分别获得由热载流子注入效应以及由偏置温度不稳定效应导致的器件退化的电学参数。
附图说明
28.为了更清楚地说明本发明的技术方案,下面将对根据本发明而成的各实施例描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
29.图1是根据本发明而成的实施例所提供的半导体器件的俯视结构示意图。
30.图2是根据本发明而成的实施例所提供的半导体器件中的晶体管单元的剖面结构示意图。
31.图3是根据本发明而成的实施例所提供的半导体器件的简化俯视结构示意图。
32.图4是根据本发明而成的实施例所提供的对半导体器件进行测试的方法的流程示意图。
33.图5是根据本发明而成的实施例所提供的对半导体器件进行测试的方法的进一步流程示意图。
34.图6是根据本发明而成的实施例所提供的存储系统的结构示意图。
具体实施方式
35.下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述。显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
36.在本发明的描述中,需要理解的是,术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本发明和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本发明的限制。此外,术语“第一”、“第二”仅用于描述目的,而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此,限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中,“多个”的含义是两个或两个以上,除非另有明确具体的限定。
37.在本发明的描述中,需要说明的是,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或一体地连接;可以是机械连接,也可以是电连接或可以相互通讯;可以是直接相连,也可以通过中间媒介间接相连,可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言,可以根据具体情况理解上述术语在本发明中的具体含义。
38.在本发明中,除非另有明确的规定和限定,第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触,也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且,第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方,或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方,或仅仅表示第一特征水平高度小于第二特征。
39.下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开,下文中对特定例子的部件和设置进行描述。当然,它们仅仅为示例,并且目的不在于限制本发明。此外,本发明可以在不同例子中重复参考数字和/或参考字母,这种重复是为了简化和清楚的目的,其本身不指示所讨论各种实施方式和/或设置之间的关系。此外,本发明提供了的各种特定的工艺和材料的例子,但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
40.需要说明的是,热载流子注入效应(hot carrier injection,hci)以及偏置温度不稳定效应(bias temperature instability,bti)是衡量mos器件可靠性的两个重要方面。
41.然而,经本案发明人研究发现,在一些实施例中,当对mos器件进行可靠性测试时,由热载流子注入效应带来的应力影响以及由偏置温度不稳定效应带来的应力影响会同时作用在mos器件上,从而无法分别获得由热载流子注入效应以及由偏置温度不稳定效应导致的mos器件退化的电学参数。
42.基于此,本发明提供了一种半导体器件100,可以解决上述对半导体器件进行的可靠性测试时无法分别获得由热载流子注入效应以及由偏置温度不稳定效应导致的器件退化的电学参数的问题。
43.请参阅图1以及图2,图1示出了根据本发明而成的实施例所提供的半导体器件100的俯视结构示意图,图2示出了根据本发明而成的实施例所提供的半导体器件100中的晶体管单元121的剖面结构示意图,从图中可以很直观的看到根据本发明而成的实施例的各组成部分及其相对位置关系。
44.如图1所示,该半导体器件100包括:位于衬底110上的晶体管电路120、多条第一连接线(wl0、wl1、wl2和wl3)以及多条第二连接线(bl0、bl1、bl2和bl3)。
45.晶体管电路120包括呈阵列排布的多个晶体管单元121。具体的,如图2所示,在本实施例中,每个晶体管单元121包括两个晶体管121’,每个晶体管121’包括栅极g、第一端sd1以及第二端sd2,其中,每个晶体管121’的第一端sd1和第二端sd2分别位于对应的栅极g的两侧,进一步地,在本实施例中,同一晶体管单元121中的两个晶体管121’共用一个第一端sd1,并且,上述第一端sd1和第二端sd2位于晶体管单元121的有源区1214(active area,aa)中。
46.具体的,在本实施例中,是对第一端sd1施加电源电压vdd,以使第一端sd1被配置为两个晶体管121’的共漏极(drain),并且,对两个第二端sd2分别施加地电压vss,以使两个第二端sd2分别被配置为对应的晶体管121’的源极(source)。
47.需要说明的是,在根据本发明而成的其他实施例中,同一晶体管单元121中的两个晶体管121’共用一个第二端sd2,且两个第一端sd1分别被施加电源电压vdd,以被配置为对应的晶体管121’的漏极(drain),且第二端sd2被施加地电压vss,以被配置为两个晶体管121’的共源极(source)。
48.进一步地,如图1所示,每个晶体管单元121还包括分别与其栅极g、第一端sd1和第二端sd2电连接的栅极触点1211、第一端触点1212和第二端触点1213,其中,第一端触点1212和第二端触点1213位于有源区1214中,栅极触点1211位于对应的晶体管单元121的有源区1214的一侧的上方。
49.多条第一连接线(wl0、wl1、wl2和wl3)沿第一方向x排布,每条第一连接线耦接一行晶体管单元121的栅极触点1211,一行晶体管单元121沿第二方向y排布,且一行晶体管单元121位于同一直线上,其中,第一方向x与第二方向y之间具有夹角。
50.多条第二连接线(bl0、bl1、bl2和bl3)沿第二方向y排布,每条第二连接线耦接一列晶体管单元121的第一端触点1212,一列晶体管单元121沿第一方向x排布,且一列晶体管单元121位于同一直线上。
51.需要说明的是,在cmos(complementary metal oxide semiconductor,互补金属氧化物半导体)工艺中,上文所述的晶体管121’通常为mos晶体管(metal-oxide-semiconductor field effect transistor,金属-氧化物半导体场效应晶体管),随着集成电路工艺节点不断的更新升级,mos晶体管的特征尺寸(如沟道长度、沟道宽度、栅氧厚度以及源漏结深等等)缩小到超深亚微米阶段,由于提供给集成电路的电源电压基本保持不变,这将使mos晶体管导电沟道的横向电场增大,且使mos晶体管处于高温和栅压偏置的条件中,从而诱发热载流子注入效应(hot carrier injection,hci)以及偏置温度不稳定效应(bias temperature instability,bti),进而导致mos晶体管的阈值电压(threshold voltage,v
th
)绝对值增加,漏极电流(id)和跨导(gm)减小,以及关态电流(i
off
)增大,最终将会导致mos晶体管不能正常工作。
52.具体的,上述热载流子注入效应(hot carrier injection,hci)是指,当mos晶体管中的横向电场增大后,位于mos晶体管的栅极下方的导电沟道中的载流子便是在强电场中进行运动,因此容易发生碰撞电离而产生新的电子空穴对(也即,热载流子),而由于热载流子的运动速度较大,热载流子可能会隧穿至mos晶体管的栅氧化层,进而使mos晶体管的可靠性下降。
53.具体的,上述偏置温度不稳定效应(bias temperature instability,bti)是指,当对mos晶体管施加栅压和高温应力时,mos晶体管的衬底和栅氧化层的界面处会产生界面陷阱和陷阱电荷,从而导致mos晶体管的器件参数发生退化,使得mos晶体管的可靠性下降。
54.在本实施例中,由于设置了多条第一连接线连接位于同一直线上且沿第二方向y排布的晶体管单元121的栅极触点1211,同时,设置了多条第二连接线连接位于同一直线上且沿第一方向x排布的晶体管单元121的第一端触点1212,从而,在对该半导体器件100进行可靠性测试时,可以选择向多条第一连接线其中之一(例如,图3中的wl0)以及多条第二连接线其中之一(例如,图3中的bl0)施加测试电压,使得与上述多条第一连接线其中之一以及多条第二连接线其中之一均电连接的晶体管(例如,图3中的121’a)会同时受到由热载流子注入效应带来的应力影响以及由偏置温度不稳定效应带来的应力影响,而只与上述多条第一连接线其中之一电连接的晶体管(例如,图3中的121’b)只会受到由偏置温度不稳定效应带来的应力影响,进一步地,只与上述多条第二连接线其中之一电连接的晶体管(例如,图3中的121’c)既不会受到由热载流子注入效应带来的应力影响,也不会受到由偏置温度不稳定效应带来的应力影响,然后,通过对获取到的不同晶体管(即,121’a以及121’b)上的电学参数偏移量(譬如,阈值电压偏移量、漏极电流偏移量、跨导偏移量以及关态电流偏移量等)进行相应的计算,就可以得到仅由热载流子注入效应导致的晶体管121’退化的电学参数,以及仅由偏置温度不稳定效应导致的晶体管121’退化的电学参数。
55.具体地,半导体器件100与解码器(decoder)(图中未示出)电连接,上述测试电压由该解码器提供。
56.需要说明的是,半导体器件100的衬底110具有高压器件区(high voltage area,hv)、低压器件区(low voltage area,lv)以及超低压器件区(low low voltage area,llv),其中,上述晶体管电路位于高压器件区、低压器件区以及超低压器件区其中之一。
57.区别于现有技术,本发明提供了一种半导体器件100,包括位于衬底110上的晶体管电路120、多条第一连接线和多条第二连接线,其中,晶体管电路120包括呈阵列排布的多
个晶体管单元121,每个晶体管单元121包括栅极g、第一端sd1、栅极触点1211和第一端触点1212,栅极触点1211与栅极g耦接,第一端触点1212与第一端sd1耦接,多条第一连接线沿第一方向x排布,每条第一连接线耦接一行晶体管单元121的栅极触点1211,一行晶体管单元121沿第二方向y排布,且位于同一直线上,第一方向x与第二方向y之间具有夹角,多条第二连接线沿第二方向y排布,每条第二连接线耦接一列晶体管单元121的第一端触点1212,一列晶体管单元121沿第一方向x排布,且位于同一直线上,本发明提供的半导体器件100,由于设计了与多个晶体管单元121的栅极触点1211电连接的第一连接线和与多个晶体管单元121的第一端触点1212电连接的第二连接线,从而,在对第一连接线和第二连接线施加测试电压而对该半导体器件100进行可靠性测试时,可以通过对获取到的电学参数偏移量进行相应的计算,而实现分别获得由热载流子注入效应(hot carrier injection,hci)以及由偏置温度不稳定效应(bias temperature instability,bti)导致的器件退化的电学参数。
58.请参阅图4,图4示出了根据本发明而成的实施例所提供的对上文所述的半导体器件100进行测试的方法的流程示意图,如图4所示,该方法具体包括以下步骤:
59.选定步骤s101:选择多条第一连接线的其中之一作为第一测试线、并选择多条第二连接线的其中之一作为第二测试线;
60.加压测试步骤s102:向第一测试线以及第二测试线施加测试电压,并获取与第一测试线电连接的晶体管的电学参数偏移量;
61.确定步骤s103:根据电学参数偏移量,分别确定由热载流子注入效应导致的第一偏移量以及由偏置温度不稳定效应导致的第二偏移量。
62.需要说明的是,由于热载流子注入效应(hot carrier injection,hci)以及偏置温度不稳定效应(bias temperature instability,bti)会导致mos晶体管的阈值电压(threshold voltage,v
th
)绝对值增加,漏极电流(id)和跨导(gm)减小,以及关态电流(i
off
)增大,所以,上述电学参数偏移量包括晶体管单元的阈值电压偏移量、漏极电流偏移量以及跨导偏移量其中之一。
63.进一步地,请参阅图5,图5示出了根据本发明而成的实施例所提供的对上文所述的半导体器件100进行测试的方法的进一步流程示意图,如图5所示,上述确定步骤s103具体可以包括:
64.确定子步骤s1031:将与第一测试线以及第二测试线均电连接的晶体管作为第一晶体管、并将只与第一测试线电连接的晶体管作为第二晶体管,其中,第一晶体管具有第一电学参数偏移量,第二晶体管具有第二电学参数偏移量;
65.计算子步骤s1032:取第一电学参数偏移量以及第二电学参数偏移量的差值作为由热载流子注入效应导致的第一偏移量;
66.取值子步骤s1033:取第二电学参数偏移量作为由偏置温度不稳定效应导致的第二偏移量。
67.进一步地,上述测试电压为高电平电压,在向第一测试线(例如,图3中的wl0)以及第二测试线(例如,图3中的bl0)施加高电平电压时,会将第一晶体管(例如,图3中的121’a)打开,使得第一晶体管同时受到由热载流子注入效应带来的应力影响以及由偏置温度不稳定效应带来的应力影响,且此时,由于第二晶体管(例如,图3中的121’b)只是处于高温和栅压偏置的条件中,第二晶体管中没有电流流过(也即,没有热载流子),所以,第二晶体管只
会受到由偏置温度不稳定效应带来的应力影响。因此,第二晶体管的第二电学参数偏移量可以作为由偏置温度不稳定效应导致的第二偏移量,也即,表示仅由偏置温度不稳定效应导致的器件退化的电学参数;而第一晶体管的第一电学参数偏移量与第二晶体管的第二电学参数偏移量之间的差值,可以作为由热载流子注入效应导致的第一偏移量,也即,表示仅由热载流子注入效应导致的器件退化的电学参数。
68.需要说明的是,由于本发明所提供的半导体器件100中的晶体管单元是呈阵列排布的,所以,在对该半导体器件100进行可靠性测试时,可以获取到多个数据,从而可以精确地拟合出半导体器件100的退化程度与热载流子注入效应带来的应力之间的关系曲线,以及半导体器件100的退化程度与偏置温度不稳定效应带来的应力之间的关系曲线。
69.区别于现有技术,本发明提供了一种对上文所述的半导体器件100进行测试的方法,包括:选择多条第一连接线的其中之一作为第一测试线、并选择多条第二连接线的其中之一作为第二测试线,向第一测试线以及第二测试线施加测试电压,并获取与第一测试线电连接的晶体管的电学参数偏移量,之后,根据电学参数偏移量,分别确定由热载流子注入效应导致的第一偏移量以及由偏置温度不稳定效应导致的第二偏移量,本发明提供的对上文所述的半导体器件100进行测试的方法,可以通过对获取到的电学参数偏移量进行相应的计算,而实现分别获得由热载流子注入效应以及由偏置温度不稳定效应导致的器件退化的电学参数。
70.请参阅图6,图6示出了根据本发明而成的实施例所提供的存储系统600的结构示意图。其中,存储系统600包括半导体器件601和控制器602,半导体器件601可以是上述实施例中的半导体器件100,且用以作为存储系统600中的存储器,控制器602与半导体器件601电连接,用于控制半导体器件601进行数据等操作,半导体器件601可基于控制器602的控制而执行存储数据的操作。
71.在一些实施方式中,存储系统可被实施为诸如通用闪存存储(ufs)装置,固态硬盘(ssd),mmc、emmc、rs-mmc和微型mmc形式的多媒体卡,sd、迷你sd和微型sd形式的安全数字卡,个人计算机存储卡国际协会(pcmcia)卡类型的存储装置,外围组件互连(pci)类型的存储装置,高速pci(pci-e)类型的存储装置,紧凑型闪存(cf)卡,智能媒体卡或者记忆棒等。
72.除上述实施例外,本发明还可以有其他实施方式。凡采用等同替换或等效替换形成的技术方案,均落在本发明要求的保护范围。
73.综上所述,虽然本发明已将优选实施例揭露如上,但上述优选实施例并非用以限制本发明,本领域的普通技术人员,在不脱离本发明的精神和范围内,均可作各种更动与润饰,因此本发明的保护范围以权利要求界定的范围为准。