MOS电容及其制造方法与流程

mos电容及其制造方法
技术领域
1.本发明涉及半导体加工技术领域，尤其涉及mos电容及其制造方法。


背景技术：

2.硅光器件中的mos电容结合了cmos器件结构、工艺和特性，是实现对传输光信号调制的重要组成部分。mos电容的调制能力与载流子浓度的变化有关，需要将电容值做大，来增强其电容调制能力。
3.现有技术中的mos电容一般采用掺杂的多晶硅作为栅电极，其电荷分布主要在多晶硅靠近栅介质和单晶硅靠近栅介质部分，为了提供大量的载流子，需要提高作为栅电极的多晶硅的掺杂浓度。然而为了激活掺杂的高温退火容易造成晶粒过大，引起多晶结构边界的粗糙度增加，导致严重光损耗。
4.因此，有必要开发新型的mos电容及其制造方法以解决现有技术存在的上述问题。


技术实现要素：

5.本发明的目的在于提供一种新型的mos电容及其制造方法，以利于降低光损耗并提升调制能力。
6.为实现上述目的，本发明的所述mos电容包括：
7.衬底，包括单晶半导体层，及由单晶半导体材料组成并设置于所述单晶半导体层的顶面的凸起结构；
8.栅结构，覆盖所述凸起结构的顶面以及相对且沿第一方向延伸的两侧面，以及覆盖所述单晶半导体层的部分顶面；
9.所述栅结构包括顺次堆叠的若干多晶掺杂半导体层。
10.本发明的mos电容的有益效果在于：由单晶半导体材料组成的所述凸起结构设置于所述单晶半导体层的顶面，所述栅结构覆盖所述凸起结构的顶面以及相对且沿第一方向延伸的两侧面，能够通过增加电荷分布表面的面积来提升调制能力；所述栅结构包括顺次堆叠的若干多晶掺杂半导体层，容易控制各层所述多晶掺杂半导体层的晶粒大小，避免因晶粒过大引起多晶结构边界的粗糙度增加，以利于降低光损耗。
11.优选的，所述凸起结构的数目至少为2并沿第二方向排布，所述第二方向与所述第一方向位于同一水平面且相互垂直。
12.优选的，所述mos电容还包括位于相邻所述多晶掺杂半导体层之间的层间栅介质层。
13.优选的，所述mos电容还包括覆盖所述单晶半导体层露出表面、所述栅结构的顶面以及相对且沿第二方向延伸的两侧面的介质层，所述第二方向与所述第一方向位于同一水平面且相互垂直。
14.优选的，所述mos电容还包括贯穿所述介质层并与所述单晶半导体层相接触，且沿所述第一方向排布的若干源漏接触结构。
15.本发明的mos电容的制造方法包括：
16.s0：提供包括单晶半导体层的原始衬底；
17.s1：使用外延工艺在所述原始衬底顶面形成由单晶半导体材料组成的凸起结构，得到衬底；
18.s2：使用栅介质沉积形成覆盖所述凸起结构顶面和相对且沿第一方向延伸的两侧面的栅介质层，并使所述栅介质层还覆盖所述单晶半导体层的部分顶面；
19.s3：使用多晶半导体材料沉积形成堆叠于所述栅介质层的多晶半导体层，对所述多晶半导体层顺次进行掺杂工艺和退火工艺，形成多晶掺杂半导体层；
20.重复执行所述步骤s3直至形成顺次堆叠于所述栅介质层的若干多晶掺杂半导体层，得到栅结构。
21.本发明所述mos电容制造方法的有益效果在于：通过所述步骤s1使用外延工艺在所述原始衬底顶面形成由单晶半导体材料组成的凸起结构，再通过所述步骤s2使用栅介质沉积形成覆盖所述凸起结构顶面和相对且沿第一方向延伸的两侧面的栅介质层，能够通过增加电荷分布表面的面积来提升调制能力；通过重复执行所述步骤s3直至形成顺次堆叠于所述栅介质层的若干多晶掺杂半导体层，容易控制各层所述多晶掺杂半导体层的晶粒大小，避免因晶粒过大引起多晶结构边界的粗糙度增加，以利于降低光损耗。
22.优选的，所述步骤s1中，使用外延工艺在所述衬底顶面形成由单晶半导体材料组成的凸起结构的步骤包括：使用掩膜材料沉积形成覆盖所述单晶半导体层顶面的掩膜层；去除部分所述掩膜层，或者去除部分所述掩膜层和部分所述单晶半导体层，形成沿与所述第一方向位于同一水平面且相互垂直的第二方向排布的至少2个沟槽结构；使用所述单晶半导体材料通过所述外延工艺填充所述至少2个沟槽结构后，去除剩余的所述掩膜层，得到设置于所述单晶半导体层顶面的所述凸起结构。
23.优选的，所述步骤s3中，对所述多晶半导体层顺次进行掺杂工艺和退火工艺的步骤结束后，还使用层间介质材料沉积形成堆叠于所述多晶掺杂半导体层的层间栅介质层；重复执行所述步骤s3直至形成顺次堆叠于所述栅介质层的若干多晶掺杂半导体层，以及位于相邻所述多晶掺杂半导体层之间的至少一层所述层间栅介质层。
24.优选的，重复执行所述步骤s3直至得到顺次堆叠的若干多晶掺杂半导体层的步骤结束后，执行步骤s4：自所述若干多晶掺杂半导体层的顶面起沿朝向所述单晶半导体层的方向去除部分所述栅结构，使所述栅介质层覆盖所述单晶半导体层沿所述第一方向的部分顶面。
25.优选的，所述步骤s4执行完毕后，执行步骤s5：使用介质材料沉积形成覆盖所述单晶半导体层露出表面、所述栅结构的顶面以及相对且沿第二方向延伸的两侧面的介质层，所述第二方向与所述第一方向位于同一水平面且相互垂直；自所述介质层顶面起去除部分所述介质层形成沿所述第一方向排布的若干源漏接触孔并使所述单晶半导体层的部分顶面露出；使用导电材料沉积填充所述若干源漏接触孔。
附图说明
26.图1为本发明实施例的一种mos电容的俯视图；
27.图2为图1所示结构沿b-b方向的剖视图；
28.图3为图1所示结构的右视图；
29.图4为本发明实施例的另一种mos电容的结构示意图；
30.图5为本发明的沉积有掩膜层的原始衬底的结构示意图；
31.图6为在图5所示结构基础上去除部分掩膜层后所得结构的示意图；
32.图7为在图6所示结构基础上填充沟槽结构并去除剩余掩膜层后所得结构的示意图；
33.图8为在图7所示结构基础上沉积栅介质层后所得结构的示意图；
34.图9为在图8所示结构基础上沉积多晶掺杂半导体层后所得结构的示意图；
35.图10为在图9所示结构基础上沉积若干多晶掺杂半导体层后所得结构的示意图；
36.图11为在图9所示结构基础上去除部分所述栅结构后所得结构的右视图；
37.图12为在图9所示结构基础上沉积介质材料后所得结构的示意图；
38.图13为在图9所示结构基础上沉积介质材料后所得结构的右视图。
具体实施方式
39.为使本发明实施例的目的、技术方案和优点更加清楚，下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
40.本发明实施例提供了一种新型的mos电容及其制造方法，以利于降低光损耗并提升调制能力。
41.参照图1至图3，图1至图3所示的mos电容包括衬底1，以及由栅介质层3和栅电极4组成的栅结构。
42.一些实施例中，参照图2和图3，所述衬底1包括单晶半导体层12，以及由单晶半导体材料组成，并设置于所述单晶半导体层12的顶面的凸起结构13。
43.一些实施例中，参照图2和图3，所述衬底1还包括埋氧层11，所述埋氧层11与所述单晶半导体层12堆叠设置。
44.一些实施例中，所述衬底1还包括硅衬底，所述埋氧层11堆叠设置于所述硅衬底。
45.一些实施例中，所述单晶半导体层12为单晶硅层。
46.一些实施例中，组成所述凸起结构13的单晶半导体材料为单晶硅。
47.一些实施例中，所述栅介质层3由栅介质材料组成，所述栅介质材料为氧化硅或氮化硅。
48.一些实施例中，参照图2和图3，由所述栅介质层3和所述栅电极4组成的栅结构覆盖所述凸起结构13的顶面以及所述凸起结构13的相对且沿第一方向延伸的两侧面，以及覆盖所述单晶半导体层12的部分顶面，且所述凸起结构13由单晶半导体材料组成并设置于所述单晶半导体层12的顶面，能够通过增加电荷分布表面的面积来提升调制能力。所述第一方向如图2所示的a-a方向。
49.一些实施例中，所述栅电极4包括顺次堆叠的若干多晶掺杂半导体层，容易控制各层所述多晶掺杂半导体层的晶粒大小，避免因晶粒过大引起多晶结构边界的粗糙度增加，以利于降低光损耗。参照图2和图3，第一多晶掺杂半导体层41、第二多晶掺杂半导体层42和第三多晶掺杂半导体层43顺次堆叠设置。以所述第一多晶掺杂半导体层41为例，所述第一多晶掺杂半导体层41覆盖所述栅介质层3的顶面以及所述栅介质层3的沿如图2所示a-a方向延伸的两侧面，以实现所述第一多晶掺杂半导体层41在所述栅介质层3上的堆叠设置。所述第二多晶掺杂半导体层42在所述第一多晶掺杂半导体层41上的堆叠设置方式，以及所述第三多晶掺杂半导体层43在所述第二多晶掺杂半导体层42上的堆叠设置方式请参见前述所述第一多晶掺杂半导体层41在所述栅介质层3上的堆叠设置方式。
50.一些实施例中，所述多晶掺杂半导体层的层数可根据工艺需求进行灵活调整。
51.一些实施例中，参照图2和3，所述凸起结构13的数目至少为2并沿第二方向排布，所述第二方向与所述第一方向位于同一水平面且相互垂直。所述第二方向如图1所示的b-b方向。
52.一些实施例中，每层所述多晶掺杂半导体层为多晶掺杂硅层。
53.一些实施例中，参照图3和图4，图4所示mos电容与图3所示mos电容的区别在于：图4所示的mos电容还包括位于相邻所述多晶掺杂半导体层之间的层间栅介质层6。mos电容制造过程中，在相邻所述多晶掺杂半导体层之间形成所述层间栅介质层6，能够更容易控制各层所述多晶掺杂半导体层的晶粒大小，避免因晶粒过大引起多晶结构边界的粗糙度增加，以利于降低光损耗。
54.一些实施例中，参照图1至图3，图1和图2所示的mos电容还包括介质层2。所述介质层2覆盖所述单晶半导体层12露出表面，覆盖所述栅结构的顶面，即所述第三多晶掺杂半导体层43的顶面，以及覆盖所述栅结构相对且沿图1所示的第二方向b-b延伸的两侧面，即所述第一多晶掺杂半导体层41、所述第二多晶掺杂半导体层42和所述第三多晶掺杂半导体层43各自沿b-b方向的相对两侧面。
55.一些实施例中，所述mos电容还包括若干源漏接触结构，以实现引出。参照图1至图3，贯穿所述介质层2并与所述单晶半导体层12相接触的第一源漏接触结构52和第二源漏接触结构53沿所述第一方向a-a排布。
56.一些实施例中，所述mos电容还包括栅极接触结构，以实现栅极引出。参照图1至图3，栅极接触结构51贯穿部分所述介质层2，一端表面露出，另一端与所述第三多晶掺杂半导体层43顶面相接触。
57.一些实施例中，所述源漏接触结构和所述栅极接触结构的组成材料为金属钛、氮化钛或金属钨。
58.一些实施例中，所述埋氧层11底面还堆叠设置背面栅电极，形成背面电容结构，以进一步增强电容调制效果。
59.一些实施例中，所述单晶半导体层12的至少一个侧壁还顺次堆叠侧面栅介质层和侧面栅电极，形成至少一个侧面电容结构，以进一步增强电容调制效果。
60.一些实施例中，所述侧面栅电极和所述背面栅电极的组成材料均为多晶掺杂硅层。
61.一些实施例中，所述侧面栅介质层的组成材料为氧化硅或氮化硅。
62.本发明实施例提供了mos电容的制造方法，包括步骤s0至步骤s3。
63.一些实施例的步骤s0中，参照图5，所述埋氧层11和所述单晶半导体层12组成原始衬底。
64.一些实施例的所述步骤s1中，参照图5至图7，使用外延工艺在由所述埋氧层11和所述单晶半导体层12组成的原始衬底顶面形成由单晶半导体材料组成的所述凸起结构13的步骤包括：
65.s11：使用掩膜材料沉积形成覆盖所述单晶半导体层12顶面的掩膜层(图中未标示)后，利用光刻和湿法刻蚀去除部分所述掩膜层(图中未标示)，形成沿b-b方向排布的2个沟槽结构8；
66.s12：使用所述单晶半导体材料通过所述外延工艺填充2个所述沟槽结构8后，湿法刻蚀以去除剩余的所述掩膜层(图中未标示)，得到设置于所述单晶半导体层12顶面的2个所述凸起结构13。
67.一些实施例的所述步骤s11中，使用掩膜材料沉积形成覆盖所述单晶半导体层12顶面的掩膜层后，自所述掩膜层顶面起沿指向所述单晶半导体层12的方向去除部分所述掩膜层以及部分所述单晶半导体层12，形成所述沟槽结构8。
68.一些实施例的所述步骤s11中，形成的所述沟槽结构8的数目可根据工艺需求灵活调整。
69.一些实施例的所述步骤s12中，所述外延工艺的具体实现过程为本领域技术人员的常规技术手段。
70.一些实施例中，所述掩膜材料为氧化硅。
71.一些实施例的所述步骤s2中，参照图3和图8，使用栅介质沉积形成覆盖所述凸起结构13顶面和所述凸起结构13的相对且沿a-a方向延伸的第一侧面131和第二侧面132的栅介质层3，并使所述栅介质层3还覆盖所述单晶半导体层12的部分顶面，即覆盖相邻所述凸起结构13之间的所述单晶半导体层12的顶面并朝向所述单晶半导体层12的边缘延伸。所述凸起结构13的形成，以及所述栅介质层3与所述凸起结构13之间的上述位置关系增加了所述栅介质层3和所述单晶半导体层12之间结构的体积，增加了电荷分布表面的面积，有利于提升调制能力。
72.一些实施例中，所述栅介质为氧化硅或氮化硅。
73.一些实施例的所述步骤s3中，参照图9，使用多晶半导体材料沉积形成堆叠于所述栅介质层3的多晶半导体层(图中未标示)，对所述多晶半导体层(图中未标示)顺次进行掺杂工艺和退火工艺，形成第一多晶掺杂半导体层41。所述栅介质层3与所述多晶半导体层的具体堆叠关系请参见前述所述第一多晶掺杂半导体层41与所述栅介质层3之间的具体堆叠设置方式。
74.一些实施例中，所述掺杂工艺为原位掺杂或注入掺杂，具体的掺杂过程为本领域技术人员的常规技术手段。
75.一些实施例中，所述退火工艺为激光退火工艺以激活掺杂物，具体过程为本领域技术人员的常规技术手段。
76.一些实施例中，所述多晶半导体材料为多晶硅。
77.一些实施例中，参照图10，重复执行所述步骤s3直至形成顺次堆叠于所述栅介质
层3的所述第一多晶掺杂半导体层41、所述第二多晶掺杂半导体层42和所述第三多晶掺杂半导体层43，容易控制各层所述多晶掺杂半导体层的晶粒大小，避免因晶粒过大引起多晶结构边界的粗糙度增加，以利于降低光损耗。
78.一些实施例中，重复执行所述步骤s3所形成的多晶掺杂半导体层的层数可根据工艺需求进行灵活调整。
79.一些实施例的所述步骤s3中，对所述多晶半导体层顺次进行掺杂工艺和退火工艺的步骤结束后，还使用层间介质材料沉积形成堆叠于所述多晶掺杂半导体层的层间栅介质层，更容易控制各层所述多晶掺杂半导体层的晶粒大小，避免因晶粒过大引起多晶结构边界的粗糙度增加，以利于降低光损耗。然后重复执行所述步骤s3直至形成顺次堆叠于所述栅介质层3的若干多晶掺杂半导体层，以及位于相邻所述多晶掺杂半导体层之间的至少一层所述层间栅介质层。
80.一些实施例中，参照图11，重复执行所述步骤s3直至得到顺次堆叠的若干多晶掺杂半导体层的步骤结束后，执行步骤s4：自所述若干多晶掺杂半导体层的顶面，即自所述第三多晶掺杂半导体层43的顶面起沿朝向所述单晶半导体层12的方向光刻刻蚀以去除部分所述第一多晶掺杂半导体层41、部分所述第二多晶掺杂半导体层42、部分所述第三多晶掺杂半导体层43以及部分所述栅介质层3，使所述栅介质层3沿所述第一方向a-a覆盖所述单晶半导体层12的部分顶面，使所述单晶半导体层12沿a-a方向位于所述栅介质层3两侧的顶面露出，以利于通过后续工艺引出沿a-a方向排布的若干源漏接触结构。
81.一些实施例中，当相邻所述多晶掺杂半导体层之间存在所述层间栅介质层6，自所述第三多晶掺杂半导体层43的顶面起沿朝向所述单晶半导体层12的方向光刻刻蚀的过程也去除了部分所述层间栅介质层6。
82.一些实施例中，参照图12和图13，所述步骤s4执行完毕后，执行步骤s5：使用介质材料沉积形成所述介质层2，以覆盖所述单晶半导体层12露出表面、所述第三多晶掺杂半导体层43的顶面，所述第一多晶掺杂半导体层41、所述第二多晶掺杂半导体层42和所述第三多晶掺杂半导体层43各自的相对且沿b-b方向延伸的两侧面。
83.一些实施例中，参照图3和图13，所述步骤s5还包括：自所述介质层2顶面起去除部分所述介质层2形成沿b-b方向排布的若干源漏接触孔(图中未标示)并使所述单晶半导体层12的部分顶面露出，再使用导电材料沉积填充所述若干源漏接触孔(图中未标示)形成所述第一源漏接触结构52和所述第二源漏接触结构53。
84.一些实施例中，参照图2和图12，所述步骤s5还包括：自所述介质层2顶面起去除部分所述介质层2形成使所述第三多晶掺杂半导体层43部分顶面露出的栅接触孔(图中未标示)，再使用导电材料沉积填充所述栅接触孔(图中未标示)，形成所述栅极接触结构51。
85.一些实施例的所述步骤s5中，所述若干源漏接触孔和所述栅接触孔同步形成，若干所述源漏接触结构和所述栅极接触结构51同步形成。
86.虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。