基于平面器件的功率转换器的共装步骤、结构和方法

专利名称：基于平面器件的功率转换器的共装步骤、结构和方法
技术领域：
本发明涉及半导体器件领域，更具体地，涉及功率转换、控制结构及其形成方法。
背景技术：
具备功率转换功能的半导体器件，例如进行直流功率转换的直流到直流(DC-DC) 转换器，具有广泛的应用。比如，可以将从一个或多个电池输入的直流功率转换成具备一个 或多个电压可能高于或低于输入直流电压的功率输出。使用集成电路(IC)完成功率转换 功能通常需要控制电路、与输入电压(Vin)电耦合的直流高侧(high-Side)器件、以及与地 电耦合的直流低侧(low-side)器件。例如，在同步步降(st印-down)器件(即“同步降压” 转换器(“sync buck "converter))中，通过使高侧器件和低侧器件交替工作来进行功率转 换从而降低电压，其中，由控制器电路进行效率高且功耗低的开关和控制功能。实际应用中，需要能工作于高功率密度(例如高电压和高电流)的功率转换器电 路，尤其是能以合理成本有效地转换高密度功率的器件。高功率密度面临的一个挑战是输 出电路的尺寸随着转换器的电压和电流额定值(rating)的增加而增加。已使用了不同类 型的控制电路、高侧器件以及低侧器件，每种类型具有各自的优势和缺点。可以在单片硅上形成包含控制器电路、高侧器件和低侧器件的单片器件。在高密 度器件中，包含控制器电路的硅的比例远低于包含高电流输出器件的硅的比例。输出功率 器件可能需要占用芯片表面的50%以上。尽管如此，形成控制电路可能需要提供CMOS器 件、双极器件、LDMOS器件、非易失性存储器、二极管、电阻器、电容器等，并且在制造工艺期 间可能涉及20个以上的掩模步骤。对比而言，形成输出功率器件可能仅需要八个或者更少 的掩模步骤用于输出功率器件的制造。由于掩模没对准或者其他工艺问题，随着掩模步骤 增加加工失败率也增加。因此，在同一片硅上形成控制器电路和输出器件效率低而且成本 高，因为进行了八道掩模工艺的硅要受制于二十道掩模工艺的失败率以及额外开销(相当 于12个额外掩模层)。因而，不用单片器件将功率器件与控制器电路相集成。共装器件可以在一个半导体管芯上包括控制器电路、而在第二管芯上包括高侧 器件、在第三管芯上包括低侧器件。在一种共装器件中，使用结合线(bond wire)或其他 连接将一个管芯上的控制器电路随后连接至另外两个管芯上的由标准垂直MOSFET形成 的高侧器件和低侧器件。在另一种器件中，一个管芯上的控制器电路随后连接至包括底 部-源极(bottom-source)横向扩散的金属氧化物半导体(LDMOS)的高侧器件和低侧横 向扩散金属氧化物半导体(DMOS)器件。在上述两种器件中，将三个分离的管芯一起密封 (encapsulate)或者以其它方式封装在一个IC器件中。在分离的管芯上形成控制器、低侧和高侧器件克服了单片器件的上述问题。但是，共装器件可能有控制器IC上的互联寄 生问题，这会降低器件性能。这可能是由连接线固有的寄生电感、电磁干扰(EMI)、激振 (ringing)、效率损耗(efficiency loss)等所致。可以用高质量的连接如铜板(或者铜线 柱)结合、或者带结合(ribbon bonding)来减小寄生，但这会增加组装成本。更进一步地， 共装标准垂直MOSFET会导致电路中寄生电感与输出节点串联。现有技术中关于寄生电感 所导致的问题已有广泛共识。尽管电容器可以连接至诸如输入(Vin)和地等输出端来补偿 连接至这些节点的电感的负面影响，但电容不可以连接至诸如输出Output (Vqut，也称为相 位节点或者开关节点)等内部节点。 另外，包括三个分离的管芯的封装的生产成本更高，例如，由于管芯连接(attach) 步骤数量大(本例中为三步)、而且为在相邻的管芯间进行分隔要求额外的空间以允许管 芯连接带(fillet)、管芯摆放误差、以及管芯旋转误差，这降低了所能达到的功率密度。共 装器件的例子包括带共装高侧的MOSFET和外部肖特基二极管的非同步降压器、带共装高 侧和低侧的MOSFET的非同步降压器、带共装高侧和低侧的MOSFET的同步降压器、带共装 MOSFET的升压(boost)转换器以及带共装MOSFET和肖特基二极管的升压转换器。分离器件也可以单独安装于印刷电路板上。在此解决方案中，包含控制器电路的 第一封装芯片与包含高侧MOSFET的第二封装芯片和包含低侧MOSFET的第三封装连用。这 三个封装安装在印刷电路板上。但是，由于必须制造和处理的芯片和分离的封装数至少增 加了三倍，印刷电路板上要使用的面积也变大了，导致电路板尺寸变大，这将增加封装成 本。因此，需要一种既减少器件加工成本，同时又提供一种具有足够的器件电学特而 且寄生电感和电容低的功率转换器。
附图简要说明附图并入说明书并构成其一部分，图示了本发明的实施方式，并且与具体描述一 起用于解释本发明的实质。在图中

图1为包括电压转换器器件的电气示意图；图2为包括“中断指(interrupted finger) ”构造的沟槽-衬底-接触(TSC)结 构的平面图；图3-10为描述一种方法的第一实施方式以及电压转换器输出结构的中间 (intervening)结构的横截面；图11-15为描述一种方法的第二实施例以及电压转换器输出结构的中间结构的 横截面；图16-25为描述一种方法的第三实施例以及电压转换器输出结构的中间结构的 横截面；图26-30为描述一种方法的第四实施例以及电压转换器输出结构的中间结构的 截面部分；图31-37为描述一种方法的第五实施例以及电压转换器输出结构的中间结构的 横截面；图38-44为描述一种方法的第六实施例以及电压转换器输出结构的中间结构的截面部分；图45-50为描述一种方法的第七实施例以及电压转换器输出结构的中间结构的 横截面。应当指出，附图中的某些细节已经简化，而且在绘制时是为了便于对本发明实施 例的理解，而非严格地保持结构的精确、详细和比例。
具体实施例方式一种半导体器件电压转换器，包括具有上表面的的半导体晶片截面；位于单个 半导体管芯上(on)的输出部，所述输出部包括包括侧扩散金属氧化物半导体(LDM0S)器 件的高侧晶体管；以及包括垂直扩散金属氧化物半导体(VDM0S)器件的低侧晶体管；其中， 在垂直于所述半导体晶片上表面的横截面上，所述LDM0S器件的栅极和所述VDM0S器件的 栅极共面，且其所共面的平面与所述半导体晶片部分的所述上表面平行。上述的半导体器件电压转换器中，所述单个半导体管芯为第一半导体管芯，所述 半导体器件电压转换器进一步包括不同于所述第一半导体管芯的第二半导体管芯，包括 电连接至所述第一半导体管芯上的所述输出部的电压转换器控制器电路。上述的半导体器件电压转换器，进一步包括所述第一半导体管芯和所述第二半导 体管芯共装于单个半导体器件中。上述的半导体器件电压转换器，进一步包括导电沟槽接触，其至少有一部分位于 半导体衬底内的沟槽内；所述LDM0S器件的至少一个导电栅极部分；以及栅极罩，位于所述 LDM0S器件的至少一个导电栅极部分和在所述栅极罩上的结构之间，其中所述栅极罩和所 述导电沟槽接触为单个导电结构。上述的半导体器件电压转换器，进一步包括导电漏极互连，电连接至所述LDM0S 器件的漏极；以及导电源极互连，电连接至所述VDM0S器件的源极，其中所述导电漏极互连 和所述导电源极互连为单个导电结构。上述的半导体器件电压转换器，进一步包括所述单个导电结构电连接至输入电压 (VIN)和地。上述的半导体器件电压转换器，进一步包括所述导电源极互连电连接至地；以 及所述导电漏极互连电连接至输入电压(VIN)。一种形成半导体电压转换器的方法，包括 在半导体芯片上形成包括横向扩散金属氧化物半导体(LDM0S)器件的高侧晶体管；在所述 半导体芯片上形成包括垂直扩散金属氧化半导体(VDM0S)器件的低侧晶体管。上述的方法进一步包括形成单个导电结构，其形成漏极互连，将所述LDM0S的漏 极电连接至输入电压(VIN)；以及源极互连，将所述VDM0S的源极电连接至地。上述的方法中所述单个导电结构为第一单个导电结构，所述方法进一步包括形成 第二导电结构，其形成栅极罩，位于所述LDM0S器件的至少一个导电栅极部分和在所述栅 极罩上的导电结构之间；以及沟槽导体，电连接至半导体衬底和所述LDM0S器件的源极区。现将本发明的实施方式(示例实施方式)进行详细描述，其具体实施例示于附图。 只要可能，相同的附图标记在所有附图中表示相同或相似部分。需要一种改进的输出级，其特征是制作成本低(低管芯成本)、寄生电感和电容 小、管芯尺寸降至最小且组装(封装)成本低。较佳地，可以根据电路的要求进行输出级的优化。为了进一步改善功率器件转换器的性能，理想的做法是将肖特基二极管集成到 低侧功率MOSFET中以使其寄生体二极管旁路。这可以减小当反向电流流经低侧MOSFET 的体二极管时的功率损失(这是因为在相同电流密度下肖特基二极管的正向电压降远小 于标准硅二极管)，而且由于与标准硅二极管相比，肖特基二极管上存储电荷减少，激振 (ringing)也减小。因此，对于高效应用而言，有将高性能肖特基二极管有效集成进来的需 要。
在所述器件的一个实施方式中，高侧和低侧器件可以组合在单个衬底上(第一管 芯，“PowerDie”)，一个衬底(第二管芯)是控制电路。高侧器件可以使用高性能横向N沟 道扩散金属氧化物半导体(LDMOS)场效应晶体管(FET)形成，低侧器件可以由平面N沟道 垂直扩散金属氧化物(DMOS)场效应管形成。输出器件可以有相近的阈值电压。将描述使 用场氧化物的各种实施方式以及不使用场氧化物的其他实施方式。这样，在一个实施方式中，整个输出级可以集成在一个管芯上。一个实施方式的制 作过程可以使用高效工艺流程，最大限度地减少工艺步骤数，形成一种没有寄生电感或者 使其寄生电感最小的电路。更进一步地，该器件与具有高工作频率、最小寄生电容和电感的 器件结构兼容，并工作于高功率密度，且通过使元件数量减至最小而降低组装成本。其他实 施方式可以包括一个在方法实施例的工艺流程中形成的集成的肖特基二极管。图1描述了包括功率转换器的电路10的电路模块图。所描述的输出器件包括高 侧器件12，低侧器件14。此器件示意图描述了一对用作输出器件的N沟道MOSFET增强型 器件。在本发明的器件的一个实施方式中，电压转换器电路中所述高侧器件用的是LDMOS 型的M0SFET，所述低侧器件用的是平面垂直DMOS型的M0SFET。除了所描述的信号和连接关系外，图1中的电压转换器可以包括以下部分串联 调节器(series regulator) 16 ;P0R监视器18 ；故障监视器20 ；时钟和振荡发生器22 ； 电压监视器24 ;0.6V参考电压26;栅极驱动和自适应击穿保护(adaptive shoot thru protection) 28 ；OC 监视器 30。为了向高侧LDMOS器件的体区提供低电阻接触，可以如图2中平面图所示地形成 一个沟槽-衬底-接触(TSC)作为“中断指”。该结构在中断TSC指的端部提供对有源源极 附近和之下的体区的直接接触。图2中描述了 P+体接触注入区32;中断沟槽-衬底接触 34 ；N+源极区36 ；N+漏极区38 ；晶体管栅极40。在下面描述的实施方式中，本领域技术人员应将此描述理解为示例性的。对各种 实施方式的工艺及所形成的结构进行的变形都是显而易见的，诸如改变材料、厚度、宽度、 掺杂浓度等。同时，也可以在所描述的工艺中增加其他工艺步骤或材料/掺杂层，而其他所 描述的结构和工艺步骤是可任选的，并非在形成功能器件时所必需。更进一步地，附图描绘 的功率器件是“条纹(striped)”栅极指，是平行的。也可以改变其几何形状，比例是功率器 件领域技术人员所熟知的“闭室(closed cell)”形状。闭室型几何形状是指栅极指围绕 着源极和体接触的结构。其中室(cell)可以为正方形、矩形或六边形等。示例性实施方式 1 图3-10的截面图描绘的是第一实施方式。图3中描绘的结构包括半导体衬底50， 例如可以为硅、砷化镓、碳化硅、氮化镓等，经大量掺杂砷形成N-型导电性(N+++)，例如砷 的浓度在约1E18至1E20原子/cm3。半导体衬底50构造成(或者将随后构造成)所描绘的区域将其输出提供给功率转换器感应器，以提供器件的开关节点。在硅衬底上用本领域 公知的方法形成N型外延(epi)层52，其厚度根据要在区域54中形成的垂直低侧器件的期 望击穿电压而变化，高侧器件形成于区域56中。例如，在击穿电压为30V时，厚度可以在约 2. 5微米到约5微米的范围内，掺杂浓度可以在约2E16原子/cm3至约3E16原子/cm3之间。 当工作电压较低时，外延层的厚度可以减小(例如可以薄至0. 5微米)，外延掺杂浓度会增 加(例如可以增至5E16)。当工作电压较高时，外延层厚度增加，掺杂浓度降低。可以在外 延层上形成厚度在约150埃(A)至约400 A之间用于减小应力、保护硅表面以及阻挡来自 后续离子注入步骤的污染物的电介质垫层(氧化物垫)58。然后，完成磷剂量在约5E11至 约4E13原子/cm2范围内、注入能量在约40KeV至约360KeV之间的毯覆式漂移注入60以 提供N型漂移层。接下来，进行深度P+硼掺杂以形成高侧P+埋层62。如图所示，可以形成一个可任选的掩模64，以防止深度P+硼掺杂进入到低侧器件54中，虽然在一些例子中可能是期 望在低侧器件中掺杂的。埋层注入可以在能量为约200KeV至约2000KeV之间，例如可以在 约500KeV至约1500KeV之间，剂量在约1E12至约1E15原子/cm2范围内进行。应注意到 如果期望从垂直DMOS步骤中消除埋层注入，则N型漂移注入60可以使用同一埋层注入掩 模。通过在温度为约1050°C至约1200°C范围内进行sinker退火约20分钟至约5小时，并 且在退火开始阶段使用氧气放散(oxygen bleed)，接着置于氮气氛中以形成图3所类似的 结构，注入的硼可以扩散足够的深度。下一步，如图4所示，剥离垫氧化物以形成栅介电层(栅氧化物)66，其厚度在约 100人至约1000人之间。250人的厚度足以使器件接收12V直流电压供电，约450人的厚度足 以使器件接收20V直流电压供电。形成一个或多个毯覆式栅导体层，例如包括一个或多个 金属、多晶硅、硅化物等。对于多晶硅栅极，栅层的厚度可以在约1000人至约5000人之间，掺 杂或者注入的N型掺杂剂如砷、磷或P0C13。可以使用已知技术在栅导体层上形成可任选的 硅化物，例如形成厚度在约500人至约3000人之间的硅化钨层以最终得到该栅导体层。然后 对栅导体层形成掩蔽并加以刻蚀以暴露出栅氧化物，产生图4所示的三个栅极，两个截面 部分68A、68B用于高侧器件(在三个维度上形成一个连续的栅极)，另一个截面70用于低 侧器件。低侧器件的单个栅极指可以连接至该低侧器件的其他指(未示出)。接下来，形成图案化浅体区掩模，进行P型(硼)注入并退火，形成图案化体扩散 区72A-72D。移除浅体区掩模，就形成了类似于图5的结构。注入的硼的剂量在约5E12原 子/cm2至约5E14原子/cm2、能量在约20KeV至约SOKeV之间非倾斜式注入即足够。为了 使硼在栅极之下扩散，在氮气氛中进行温度在约1000°C和约1150°C之间、持续时间在约20 分钟和2小时之间的退火可以使其在体区充分扩散。有利的是，由于高侧LDMOS 56和低侧 平面VDM0S54具有相同的栅氧化物、相同的基础掺杂和相同的平面类型结构(DMOS)，这两 者可以使用相同的体扩散区。这样就无需通过单独的掩模步骤来形成每一个器件，并降低 了其他相关工艺要求，因而相比常规工艺减少了成本。在形成了图5中的结构后，形成如图6所示的源极掩模74，并进行N+源极/漏极注 入形成区域76A-76F。该注入过程可以为能量在约50KeV至约IOOKeV之间、剂量在约1E15 原子/cm2至约1E16原子/cm2的零倾斜式砷注入。然后进行扩散退火以便充分形成如图6 中所示的源极/漏极区76A-76F，退火在温度为约850°C至约1000°C之间，持续之间在约30分钟至约60分钟、在O2气流中进行。下一步，形成如图7所示的图案化体接触掩模78，接着进行P+体接触注入，形成区域80A-80D。体接触注入可以是剂量在约1E15原子/cm2至约5E15原子/cm2、能量在约 20KeV至约IOOKeV之间的二氟化硼(BF2)注入。在初始体接触注入后可以选择进行剂量在 约5E14原子/cm2至约5E15原子/cm2、能量在约30KeV至约180KeV之间的深度硼-11 (Bll) 注入，以进一步提高栅极附近源极区域下方硼的浓度，因而减弱任何寄生双极效应，提高器 件的耐用性。然后，剥离掩模，在约850°C至约1100°C温度范围内、在N2气氛中进行体接触 注入退火，例如使用快速热处理(RTP)持续数秒至几分钟，或者炉内退火持续10至60分 钟。接下来，进行毯覆式介电层沉积，形成介电层82，例如可以为约200A至约300A厚 的共形二氧化硅层。可以形成图案化的衬底接触掩模，在显露两个高侧栅极68A、68B之间 的区域84的同时，保护多个器件区域。再通过垂直、各向异性的刻蚀去除毯覆式介电层82、 P+体接触80A、P型体扩散区72A、外延层52中的掩埋P+区62和一部分高度掺杂N+++衬 底50暴露出的部分。该刻蚀确定出图2中所示的中断沟槽-衬底-接触(TSC)结构34。 刻蚀的深度取决于各层的厚度，然而刻蚀将导致半导体衬底50的一部分会暴露以便与其 电接触。一个示例性的深度大致等于外延层的厚度加上约5000人。沟槽宽度的量级在0. 3 到1. 5微米(优选0. 6到0. 9)，深度等于外延层的厚度(或者 3-5微米，对于30V器件而 言)。该刻蚀可以为反应离子刻蚀(RIE)，以相对于氧化物和光刻胶选择性地刻蚀硅。刻蚀 之后，可任选地进行N+沟槽底部注入，以增强与接下来将要形成在沟槽内部的导电层之间 的电接触，还可任选地进行氧化物湿法刻蚀，以在沉积所述导电层之前回撤(pull back)介 电层。如果对介电层实施了刻蚀，则刻蚀在移除整个层的厚度之前终止，以保留约200A到 约1000人之间的厚度。在完成了沟槽开口并进行了可任选的或其他处理后，在沟槽开口内和暴露的表面 上可以形成一个或多个导电层86，得到类似于图8的结构。可以通过沉积或者其他方式形 成钨(W)和/或钨硅化物(WSix)层。也可以使用其他材料，如氮化钛(TiN)，尤其是当后续 工艺步骤在温度低于约900°C进行时。硅化钴也能非常好地满足条件。为使沟槽开口充分 填充，导电层的厚度至少为沟槽开口宽度的一半厚。导电层对N型(沟槽底部注入、衬底、 N外延和N+源极)和P型(P+体接触、P体区)区域都有电阻较低的欧姆接触。掺杂的半 导体，例如多晶硅，不具备此功能。下一步，使导电层图案化，例如使用图案化的光刻胶栅极防护罩掩模，然后使用适 于导电层材料的刻蚀工艺进行刻蚀，并止于位于其下的介电层，以形成如图9所示的图案 化导电层90。对这一层的图案化可以包括形成高侧栅极防护罩，其为连接至高侧器件源极 的导体、并覆盖栅极以保护其不受漏电极影响。这将减小栅极与漏极之间的电容，改善器件 的可靠性。将掩模移除，得到类似于图9的结构。然后进行退火，根据所使用的导电材料， 退火温度在约800°C至约1000°C范围内，在氮环境中持续约30秒至约60秒之间。形成如图9中的结构后，进行一系列工艺步骤得到图10中的结构。这些工艺步骤 包括以下加工操作。首先，可以形成介电层，例如为厚度在约300人至约800人之间的毯覆式 低温氧化物(LTO)，然后沉积厚度在约2000人至约8000A之间的毯覆式硼磷硅玻璃(BPSG) 层。然后，在含有一定量O2的氮气流中、温度在约800°C至约900°C之间对介电层进行持续时间在约10分钟至约30分钟之间的处理。接下来，形成图案化接触掩模，暴露出高侧器件的漏极、低侧器件的源极和体区、以及两个器件的栅极。在由掩模暴露出的部分对介电层向 下进行刻蚀，直至暴露衬底和两个栅电极(例如，多晶硅)。下一步，沉积一个或多个金属层。在一个实施例中，金属的沉积包括沉积阻挡金 属，例如材料可以为钛(Ti)、厚度在约100人至约500A之间，或者材料可以为氮化钛(TiN)、 厚度在约500人至约2000人之间，然后可任选地进行退火(例如，在650-750C范围内的 RTA)。接下来，形成厚度在约10，000人至约50,000人之间的厚铝层或者铜铝合金层(例如，包 括0.5%铜的铝)。另外，在沉积厚Al层前可任选地形成钨插塞(plug)以使表面平坦化。 形成金属掩模层，例如图案化光刻胶层，然后刻蚀该图案化金属掩模层，暴露出其下的氧化 物，得到图10中的结构。图10中描绘了厚介电层(BPSG)部分100A-100D，高侧漏极金属电 极(至VIN) 102，以及低侧源极金属电极104 (至地)。从图2和图10中可以看出，形成断续TSC的导电层能实现多种功能。例如，它将 高侧器件的N+源极短接至(short to)掩埋P+体区。它同时也将高侧器件的N+源极和掩 埋P+体区短接至重掺杂半导体衬底，而半导体衬底相应地连接至开关节点电压Vsw。而且， 本领域技术人员会意识到，导电层形成掩埋栅极屏蔽，能使寄生电容降至最小，并减小或消 除寄生源极电感。这种屏蔽功能使栅极免受其上的栅极互连周围的电场的影响，减小了栅 极-漏极电容(Cra)，并使栅极和栅-漏电荷(Qe)减到最少。这些功能由不同的单个结构所 产生。这些结构通过单个导电结构(TSC结构)电连接到一起。图10中的顶部金属结构102、104同样能实现若干种功能。例如，它电连接至高侧 器件LDMOS器件的漏极，并将高侧器件的漏极连接至VIN。而且，它电连接至低侧VDMOS器 件的源极，并将低侧器件的漏极连接至地。这些功能由单个结构的不同部分所执行，该结构 可以包括一个或多个金属层。由于高侧器件包括N沟道器件，相比使用具有最小化CeD和Qe 的PMOS器件，所得结构的RDSffl更小。此外，由于低侧器件也包括N沟道器件，RDSfflX面积 和RDSfflXQe的值减到最小。另外，功率器件和开关节点间的寄生电感也减小甚至消除。这样，图10中的结构可以包括高侧横向N沟道扩散MOS (LDMOS)器件和低侧上的 平面垂直扩散MOS(VDMOS)器件。所述器件包括连接至衬底(开关节点)的集成高侧源极。 如图10的截面图所示，LDMOS器件的栅极和VDMOS器件的栅极共面，而且所在平面平行于 半导体晶圆截面的上表面。所述两个器件共享一个体区。LDMOS器件通过与体区具有相同 导电类型的掩埋区，从与高侧LDMOS和低侧VDMOS的漏极具有相同导电率的重掺杂衬底隔 离开。示例性实施例2图11-15中描绘了本发明的第二实施例。该实施例中结构的形成包括根据示例性 实施例1中所述的方法增加一道掩模工序，以加宽TSC内部的金属覆盖量，进而增大N+源 极与P+体区接触面积。相比实施例1中的器件，根据增加的掩模工序所得到结构的高侧器 件源极和P体区之间的电阻更小。而且，该器件还包括肖特基二极管，其通过低侧VDMOS的 金属源极/体区和下述内容中的硅衬底的N掺杂区域之间的接触形成。为了得到该器件，首先提供类似于图7中的结构，例如通过使用实施例1中描述的 流程，当例如需要不同的电压值时，还可以改变掩模尺寸。图7中的掩模被移除，根据已有 技术形成毯覆式共形介电层110，例如可以为氧化物，得到图11中的介电层。形成图案化掩 模112，保留介电层110的暴露部分114，其如图所示覆盖高侧源极区76B、76C和高侧P体区接触区80A。对介电层110暴露的部分进行刻蚀，然后移除掩模112。下一步，形成如图12所示的另一掩模120，形成沟槽开口。然后进行垂直、各向异 性的刻蚀以去除P+体区接触80A、P型体扩散区72A、外延层52中的掩埋P+区域62以及 一部分高度掺杂N+++衬底50所暴露的部分。此刻蚀确定了图2中所示的中断TSC结构。 刻蚀的深度取决于各层的厚度，但是刻蚀应暴露出半导体衬底的一部分以便对其进行电连 接。示例性的深度可以大致等于外延层的厚度加上5000人。刻蚀之后，可以任选地进行N+沟 槽底部注入以改善与即将形成于沟槽内的导电层之间的电接触，在沉积导电层之前也可以 选择对氧化物进行湿法刻蚀以回撤介电层。如果对介电层实施了刻蚀，则刻蚀在移除整个 层的厚度前终止，保留约200A到约1000人之间的厚度。在完成了沟槽开口和可任选的或其他加工工艺后，在沟槽开口内及暴露的表面 上可以形成一个或多个导电层。可以通过沉积或者其他方式形成钨(W)和/或钨硅化物 (WSix)层。也可以使用其他材料，如氮化钛(TiN)，尤其是当后续加工步骤在温度低于约 900°C进行时。硅化钴也能非常好地满足条件。为保障沟槽开口完全填充，导电层的厚度至 少为沟槽开口宽度的一半。下一步，使导电层图案化，例如使用图案化的光刻胶栅极罩掩模，然后使用适于导电层材料的刻蚀工艺进行刻蚀，并止于位于其下的介电层。将掩模移除，得到类似于图14 的结构。然后进行退火，根据所使用的导电材料，退火温度在约800°C至约1000°C范围内， 在氮环境中持续约30秒至约60秒之间。加工以类似于前面实施例中的方法继续，得到类 似于图15中描绘的结构。比较图10和15可以看出，图15中高侧源极区域76B、76C和P体区接触80A之间 到上面覆盖的金属90之间的接触面积大于图10中的接触面积，这是由于使用了图11中所 描绘的增加的掩模，也相应增加了一道掩模的成本。在某些例子中，功能器件中减小的电阻 所带来的益处能抵消增加掩模所带来的不利。而且，根据所要制造的器件，可以将图11中 的掩模纳入器件其他地方的加工中。图15中的器件进一步包括集成的肖特基二极管，其由接触N型硅区域152的最终 金属结构所形成的对低侧VDMOS源极/体区150的接触产生。更进一步地，TSC提供了集成高侧源极与衬底(开关节点)的连接。示例性实施 例3图16-25中描绘了第三实施例。此实施例中形成横向N沟道DMOS高侧器件和垂 直N沟道垂直DMOS低侧器件，其中包括器件间的场隔离。图16中描绘了第一加工步骤，包括半导体衬底160，例如为硅、砷化镓、碳化硅、氮 化镓等，经大量掺杂的N+++以获得较低的接触电阻，其中N型掺杂剂可以为砷或者磷，以形 成高度掺杂衬底。在半导体衬底160上形成外延层162，然后在外延层上形成厚度在约150人 至约400人之间的诸如垫电介质164等垫氧化物。透过垫氧化物对外延层的上表面用N型 掺杂剂进行掺杂，以获得作为高侧器件的漏区NDRIFT注入166，以及如图16所示的结构。下一步，形成毯覆式垫氧化物后，沉积毯覆式的氮化物(优选使用LPCVD法，厚度 在500人至2000人之间)，并使用形成于氮化物之上的有源区域掩模进行图案化。使用有源 区域掩模作为图案对氮化物进行刻蚀，然后移除该有源区域掩模，得到图17中的包括图案 化氮化物170的结构。可以执行任选地NDRIFT或NJFET注入，其可以与下面即将描述的要形成的场氧化物自对准。这些增加的N型注入可以用于减小低侧和高侧晶体管的电阻。在对氮化物进行图案化后，在低侧器件之上使用深体区掩模进行厚抗蚀层图案化，以保护它不受后续用于形成低侧器件掩埋体区的高能注入的影响。透过氮化物掩模进 行P型注入，例如以500KeV到2000KeV之间的能量使用硼。与此同时，可以执行任选的N 型注入以调节LDMOS器件的N型漂移(漏极)。如图18所示，移除抗蚀层后，通过退火使 HS-LDMOS深体区注入180扩散。使用已有技术进行场氧化工艺，然后移除氮化物掩模，得到 图18中包括场氧化物182的结构。生长牺牲氧化层然后对之进行剥离，这同时移除残留的垫氧化物，并暴露出场氧 化物之间的N型外延层。随之进行栅氧化，然后形成毯覆式栅极层。栅极层可以包括在约 1500人至约5000人之间的多晶硅栅极层。如果多晶硅并非在沉积时原位掺杂，则可以通过 N型离子注入(大剂量的砷或者磷注入)或者N型扩散(POCl3)进行。毯覆式多晶硅栅极 层的形成包括可任选地后续形成硅化物，例如WSix，厚度在约500人至约2500之间，以降低 栅极电阻。可以任选地在毯覆式栅极层之上形成盖层，例如为厚度在约200人至约2000A之 间的氧化物盖层，以在后续高温加工步骤中保护硅化物金属。在栅电极材料之上对栅极掩 模进行图案化，以便刻蚀栅极材料(停止于位于其下的栅氧化物)，得到高侧晶体管的栅极 190Α、190Β、和低侧晶体管的栅极190C、以及互连，形成如图19所示的结构。在图19所示的结构之上形成图案化的浅体区掩模，例如图案化的抗蚀剂掩模，然 后进行浅的硼注入形成高侧和低侧器件的P型体区200A-200D。剥离抗蚀剂，进行浅体区退 火得到如图20所示的结构。如图21所示，在图20的结构之上形成N+源极掩模并进行浅N+源极注入。N+源 极注入可以包括使用剂量在约1E15原子/cm2至约1E16原子/cm2之间、能量在约30KeV 至约SOKeV之间的砷。接下来，在氧气流下进行源极退火，得到如图21所示的包括注入区 210A-210G 的结构。为了得到如图22所示的结构，在图21的结构之上形成图案化的体接触掩模，并进 行P+体接触注入。体接触注入可以包括注入剂量在1E15原子/cm2至约5E15原子/cm2之 间、能量在约20KeV至约IOOKeV之间的二氟化硼(BF2)。在初始的体接触注入后可以是任 选地进行剂量在约5E14原子/cm2至约5E15原子/cm2、能量在约30KeV至约180KeV之间 的深度硼Il(Bll)注入。移除掩模，然后进行P+体接触退火以使图22中所示的包括区域 220A-220D的注入扩散。形成图22所示的结构后，进行毯覆式共形氧化物的沉积230，形成在图23中所示 高侧器件内的一个位置确定沟槽-衬底-接触(TSC)的图案化衬底接触掩模。进行一个或 多个各向异性刻蚀以移除毯覆式共形氧化物、栅氧化物、一部分外延层中的P型体区接触 区、外延层中的深注入区以及一部分半导体衬底所暴露出的部分。刻蚀后，移除图案化的衬 底接触掩模，进行晶片的清洁，可以使用轻微的氧化物湿法刻蚀清除任何本身的或者其他 的氧化物，以在N型外延层中暴露出N+源极区的顶部。形成一个或多个毯覆式导电层232， 得到如图23所示的结构。毯覆式导电层232可以包括多种金属，例如W、WSix、TiN、TiN+W、 CoSix中的一种或多种。在图23中结构之上形成图案化的衬底接触和栅极防护罩掩模，然后如图24所示， 向下刻蚀该一个或多个导电层至氧化物。如图所示，该刻蚀形成了掩埋栅极防护罩以及开关节点接触结构240。加工可以根据前述实施例的技术继续，以得到如图25中所示的包括 BPSG 250和金属252A、252B的结构。这样，图25中的器件包括集成高侧源极与衬底的连接(开关节点)，其中漏极区域 中存在场氧化物，能够改善器件之间的隔离并减小CeD。与前述各实施例相比，本实施例中 高侧器件栅极的漏极一侧的电场变弱，因为在该区域中栅氧化物下的氧化物较厚。同时，使 用场氧化物可以不再使用体掩模，因为厚氧化物可以形成在希望阻止来自暴露的硅区域中 的这种注入的地方。高侧LDMOS器件和低侧VDMOS器件共享栅氧化物和体区。示例性实施 例4
在本实施例中，可以使用掩埋层形成高侧LDMOS器件的掩埋体区，这可以取代前 面实施例中使用的高能注入。通过使用掩埋层形成高侧LDMOS器件的深体区，可以例如提 高击穿电压，因为用于将高侧LDMOS的漏极从N+衬底隔离开的掩埋P型区域的深度可以比 使用透过硅的离子注入技术所可能到达的深度更深。对于LDM0S，击穿电压BVdss会受到N+ 漏极接触和深P型体区的峰值掺杂之间的击穿的限制。因此，深P型体区越深，高侧击穿电 压越高。随着P+埋层和N+漏极之间的外延层的厚度增加，BVdss也会增加。图26-30中描绘了实施例4的示例性方法。图26中，可以例如通过砷掺杂在高度 掺杂N+++半导体衬底262之上形成N型外延层260，其输出电连接至(或随后电连接至) 前面实施例中所描述的转换器器件电感。在N型外延层上形成垫介电层264，比如垫氧化 物，厚度在约150人至约400人之间，得到如图26所示的结构。形成深体区掩模，以保护低侧 器件、暴露出高侧器件的N型外延层。本实施例中的加工步骤与前面实施例中的类似，除了 深P体区可以形成于外延层生长前之外。下一步，进行深体区P型注入270得到如图27所示的结构。深体区P型注入可以 包括能量在约20KeV至约200KeV之间、剂量在1E13原子/cm2至约1E15原子/cm2之间的 硼注入。接下来进行深体区退火，例如可以使用快速热处理(RTP)，在温度为约1100°C、持 续时间在约30秒至60秒、N2气氛中进行，即可使深体区注入充分扩散。也可以使用炉内退 火。接下来，参见图28，剥离垫氧化物，根据已知技术生长第二 N型外延层280。第二 N型外延层的厚度应满足使外延层的总厚度足以承受垂直低侧器件所需的漏电压。在第二 N型外延层上形成垫氧化层282，进行毯覆式N型漂移注入284，得到图28中的结构。下一步，在垫氧化物之上形成毯覆式氮化物层，形成图案化的有源区域掩模以确 定有源器件区域。刻蚀氮化物，移除掩模得到图29中包括图案化氮化物290的结构。在加工进行到这里时，可以使用类似于图17-24的流程(省略图17和18之间的 深体区注入)形成场氧化物和其他器件结构，得到如图30所描绘的结构。图中所示的结构 包括横向DMOS高侧器件和平面VDMOS低侧器件。集成的肖特基二极管从最终金属结构与 N掺杂硅的接触得到平面器件。沟槽-衬底-接触结构形成与衬底(开关节点)的集成高 侧源极连接。漏极中的场氧化物可以降低CeD。示例性实施例5在另一实施例中，使用埋层形成高侧LDMOS器件的埋层。可以使用自对准注入形 成低侧垂直M0SFET，得到能改善器件工作期间的电学坚韧性的具有两个物理台阶的横断 面，并有利于瞄定击穿电压，而且，该结构的RDSw可减到最小。图31-37中描绘了实施例5的各种示例性的加工步骤和结构。如图31所示，根据前述技术形成高度掺杂的半导体衬底。然后形成N掺杂外延层312，例如使用砷作为N型 掺杂剂，形成的厚度在约5000人至约20000人之间。接下来，形成垫介电层314，例如为厚 度在约150A至约400人之间的垫氧化物，以及形成厚度在约300人至约1500人之间氮化物层 316，得到如图31所示的结构。下一步，可以执行一个任选的步骤，包括在氮化物之上形成诸如光刻胶等材料的 图案化埋层掩模，以暴露出低侧器件和低侧器件的外延层之上的氮化物，并保护高侧器件。 对暴露出的氮化物进行刻蚀，得到图案化的氮化物320，移除图案化的埋层掩模层，然后进 行N型VDMOS漏极的磷注入，其中剂量在1E12原子/cm2至约5E14原子/cm2之间、能量在 约30KeV至约90KeV之间、倾斜角约为7°。如果执行了该任选的注入322，则能降低两个 器件的漏极电阻。然后移除掩模，得到如图32的结构，或者类似结构。如图33所示，进行热氧化以在低侧器件之上得到热生长的氧化物330，然后剥离氮化物，进行毯覆式P型埋层注入332，可以例如使用浅硼注入，其能量要足以穿透垫氧化 物但不能穿透热氧化物。硼注入的能量在约IOKeV至约60KeV之间、剂量在1E13原子/cm2 至约1E15原子/cm2之间、倾斜角为7°即可满足要求。接下来进行退火就能得到图33中 的结构。因为场氧化物在晶片上形成台阶，在后续光刻步骤中场氧化物可以作为对准标记， 以变精确地对准掩模。在形成图33的结构后，剥离氧化物并清洁晶片，以移除垫氧化物和热氧化物。 进行另一外延生长340，根据形成最终器件的击穿电压的要求，使外延层的厚度增加在约 5000人到约6000人之间。形成垫氧化物342，然后进行毯覆式N型漂移注入344，得到如图 34中的结构。接下来，形成氮化物层，然后使用图案化有源区域掩模进行刻蚀。移除有源区域掩 模，得到如图35中包括图案化氮化物350的结构。场氧化后剥离氮化物得到如图36中包 括场氧化物360的结构。根据前述各实施例执行各种加工操作就可得到类似于图37的结构。图37中的结 构包括横向DMOS高侧器件56和平面低侧器件54。其中集成的肖特基二极管，由最终金属 结构370B和平面VDMOS器件的η型掺杂硅衬底372的接触得到。在该结构中，场氧化物仅 在高侧LDMOS器件的漏极区域中保留。示例性实施例6类似于图38-45中所描绘的方法可以在单外延层工艺的基础上形成双埋层结构。 本实施例包括将快速扩散剂(例如，硼或者磷)注入到高度掺杂N+++半导体衬底中，该衬 底系用诸如砷等慢速扩散剂掺杂。高侧LDMOS器件的体区可以直接连接至开关节点，因而 将其体区与高度掺杂N+++衬底直接接触几乎不会甚至根本不会存在瑕疵。如图38所示，半导体衬底380用N型慢速扩散剂如砷进行掺杂，得到高度掺杂衬 底。根据前述的各实施例，衬底的输出可以电连接(或后续将电连接)至电压转换器器件 的电感器。在半导体衬底上形成厚度在约150人至约400人之间的垫氧化物382，然后沉积厚 度在约300人至约1500人之间的氮化物层384，得到如图38中的结构。如图39所示，形成图案化的氮化物掩模390，以保护高侧器件并暴露出低侧器件， 然后执行可任选的注入磷392形成N型低侧VDMOS器件。注入时剂量在1Ε12原子/cm2至 约5E15原子/cm2之间、能量在约30KeV至约90KeV之间、倾斜角约为7°。然后剥离抗蚀 剂得到如图39所示的结构。
接下来，进行热氧化得到如图40所示的热氧化物400。然后剥离图39中的氮化物，并进行毯覆式浅硼P型体区埋层注入402，该注入穿透垫氧化物但并不穿透更厚的热氧化 物。硼注入的剂量在1E13原子/cm2至约1E15原子/cm2之间、能量在约IOKeV至约60KeV 之间、倾斜角为7°即可满足要求。然后进行退火使P型体区埋层扩散，得到图40中的结 构。因为场氧化物在晶片中形成台阶，在后续光刻步骤中场氧化物可以作为对准标记，以便 精确地对准掩模。下一步，剥离氧化物以将热氧化物从低侧衬底移除，将垫氧化物从高侧衬底移除。 如图41所示，根据最终形成器件的击穿电压的要求，生长厚度在约2500人至约6000人之间 的N型外延层410。生长垫氧化物412，进行毯覆式N型漂移注入414，透过垫氧化物进入到 外延层中，得到如图42中的结构。执行氮化物沉积、有源区域掩模形成、使用图案化的有源 区域掩模的氮化物刻蚀以对氮化物进行图案化、以及抗蚀剂剥离，得到图42中包括图案化 氮化物420的结构。在本实施例中，图案化氮化物形成未来的器件有源区域。下一步，使用场氧化形成场氧化物430，然后进行上扩散(up-diffusion)退火，使 P型埋层402扩散至外延层410中，得到扩散区432。尽管上扩散退火同时将来自高侧P+埋 层的P型掺杂剂(即硼)402和来自经注入的低侧器件的N型掺杂剂(磷)392进行扩散， 但扩散较快的P型掺杂剂比N型掺杂剂(磷)在N型外延层中达到更好的水平。可以进行后续加工得到类似于图44中的结构。图44的结构包括LDMOS高侧器件， 其设计包括两个沟槽_衬底_接触结构440A、440B。因而在本实施例中，LDMOS结构被可以用于降低垂直低侧器件的N+源极至N+漏 极连接的电阻、以及可以用于完全横向隔离高侧器件的N+沟道扩散区的沟槽接触结构所 围绕。图44中进一步描绘了平面VDMOS低侧器件。示例性实施例7在本实施例中，如图45-50所描绘的，使用图案化的P+埋层控制硼向高侧LDMOS 器件的N型漂移区的上扩散。这对于高侧LDMOS器件而言，无需增加N型外延硅层的厚度， 即可提高BVdss。如图45所示，在经砷高度掺杂的半导体衬底452上形成厚度在约150人至约400人 之间的垫氧化物450。如图46所示，在半导体衬底452之上形成图案化的光刻胶层，在高侧器件56的衬 底452内确定出注入P+注入区462A、462B，以形成P+埋层。进行浅毯覆式P型(硼)埋层 注入，得到46所示的结构。硼注入的剂量在1E13原子/cm2至约1E15原子/cm2之间、能量 在约IOKeV至约60KeV之间、倾斜角为7°即可满足要求。下一步，剥离抗蚀剂，刻蚀氧化物以移除垫氧化物，随之进行晶片清洁。根据最终 要形成器件的击穿电压的要求，生长厚度在约2500人至约6000人之间的N型外延层470。形 成垫氧化物472，随之进行毯覆式N型漂移注入，得到图47中的结构。形成氮化物层480并对之图案化，例如使用图案化的有源区域抗蚀剂掩模，以形 成图48中的结构。进行场氧化，形成场氧化物490，随之进行上扩散退火，并剥离氮化物， 得到图49中包括扩散P型埋层492的结构。经上扩散退火所得到的扩散P+区域与图49 中描绘的相似。注入埋层中的P+掺杂剂向上扩散至N型外延层470中。由于图46中的注 入为掩模所覆盖，高侧器件的漏极区域的扩散中有一个间断(break)，提高了最终要形成的LDMOS器件的击穿电压。可以例如根据前面的各实施例进行后续加工，以得到如图50中所描绘的结构。在某些应用中，由于P型埋层深度和分布的不同，在给定外延结构的情况下，该结构的P+埋层 能使击穿电压提高至最大值。P+埋层的图案(分布)可以设计为使N型漂移区下的掺杂最 小化，以使击穿电压最大化。与示例性实施例6相似，本实施例包括形成N型外延层前直接注入于衬底内的深 体区。在本实施例中，对深体区进行图案化，使其部分被掩模覆盖，以从高侧漏极区阻断开， 便于调整上扩散至LDMOS结构的漏极和收集区域的硼的数量。图50中描绘了埋层P+区 500和低掺杂P型区502，后者是埋层P+区被图46中所示的掩模460所阻断的区。这条路 径的好处之一就是使击穿电压提高至最大，例如通过减小深P型体区扩散至LDMOS的N+漏 极接触的量。因此，本发明的各种实施例都能提供降低成本的电压转换器件，这是由于两个功 率器件(高侧器件和低侧器件)都形成在单个半导体芯片上。这个芯片可以与控制电压转 换器操作的在一个独立芯片上的控制器电路共装在一起。包括高侧平面横向DMOS器件和 低侧垂直DMOS器件功率器件，通过降低或者消除寄生电感而具备高效率(低功率损失)和 高频率。上述方法得以使用高侧和低侧器件，比以往的电压转换器更具优势。使用单个控 制器，只要改变包含输出器件的芯片(即“功率芯片”)就能得到多种产品。另外，所描述的 器件相比以往的器件设计，可以降低对控制器的噪声反馈，也降低了对控制器的热反馈。在工作时，高度掺杂衬底是开关节点。这样，晶片的背侧也是输出级的开关节点 (输出)，因而可以电连接于需要连接至输出部的器件。假定高侧和低侧功率器件都使用 N沟道器件，在开关节点和高侧器件的源极之间可能不会产生寄生电感，和低侧器件的漏极 之间也如此。而且，需要使用单层金属对高侧器件的漏极、低侧器件的源极、以及这两个器件的 栅极中的每一个进行互连。另外，连接至器件的半导体衬底的沟槽_衬底_接触结构可以充作高侧器件栅极 的防护罩结构，除了能消除寄生源极电感外，还能使寄生电容减至最低、使栅极免受其他器 件的电学影响，例如来自覆盖其上的漏极互连的影响。在各实施例中，使用将TSC结构与栅极防护罩结合的工艺形成所述器件结构，这 样去掉了多个加工步骤。已经描述了多个形成掩埋P型体区的加工路线。例如，该区域可以使用穿过最终N 型外延层的上表面进行注入，或者使用穿过在最后N型外延层之前形成的第一薄N型外延 层进行注入，或者使用直接进入衬底的注入，依靠的是与衬底掺杂(例如砷)相比，硼的扩 散更快，在生长于衬底顶上的N型外延层内形成深P型体区。可能导致不考虑在单个衬底上使用平面LDMOS器件和垂直DMOS器件的因素有很 多。例如，其形成方法不相容，这样就导致不会考虑在同一个衬底上形成这两个器件。所描 述的各实施例提供了以最少的步骤形成这两个器件的方法。而且，通过使用形成在P型衬 底上的横向结构，可以提供高性能的单片功率器件，P型衬底常规上并不连接至高电流电路 电极。这样，紧凑且低成本的垂直功率器件就未得到考虑。最后，以往的形成器件的方法成 本高昂，因而在单个芯片上形成这两种器件类型的成本令人望而却步。本发明的方法提供了 一种在单个衬底上形成这两种器件类型同时又节约成本的途径。虽然陈述本发明宽广范围的数值范围和参数都是近似值，但是具体实施例中报告 的数值都尽可能地做到准确。然而，任何数值都必然内在地包含由于各自测试测量手段中 的标准偏差所带来的某些误差。而且，本发明所公开的所有范围应理解为包含任何以及所 有包含于其中的次范围。例如，范围“小于10”包括任何以及所有在最小值零与最大值10 之间(并包括端值)的次范围，即，任何以及所有最小值大于等于零，以及最大值等于小于 10，例如，1至5。在某些情况下，所述参数的数值可以为负值。在此情况下，表述为范围“小 于10”的示例值则还包括负值，例如，-1、-2、-3、-10、-20、-30等。虽然本发明是根据一个或多个具体实施方式
进行说明的，但是可以对所说明的实施例进行改变或者更改，而不脱离权利要求的精神实质和范围。另外，尽管本发明的某个特 定特征可能仅在若干实现方式的其中一个中公开，该特征可以与其他实现方式中的一个或 多个其他特征结合，以便实现任何给定或者特定的功能。而且，在具体描述和权利要求中使 用了术语“包括”、“包含”、“具有”、“具备”、“带有”或者其变形，其含义应类似于包括，是“包 括在内”之义。术语“...中的至少之一”用于表示可以选择所列项目的一个或多个。更进
一步地，本发明中的说明书和权利要求中，术语“在......上”用于两种材料时，一个在另
一个“上”，意味着材料之间有某种接触，而“在......之上”意味着材料之间邻近，但可能
还具有一个或多个居于其间的其他材料，因而接触是可能的，但不是必须的。“在......上”
和“在......之上”在使用中都不表示方向性。术语“共形”描述的是其下面的材料的角
度在共形材料中得到保持的涂敷材料。术语“约”表明所列的数值可以有某种改变，只要 该改变不会导致不符合所述的实施例中的工艺或者结构。最后，“示例性(的)”表明这种 描述只是一种举例说明，并非意味着是理想情况。对本领域技术人员而言，在考虑了本发 明公开的具体描述和实践情况后，其他实施方式是显而易见的。本发明的具体描述和举例 都仅仅意图进行示例性说明，其真正的范围和实质由权利要求进行表述。图1 ；图2 ；图3 ； 图 4 ；BURIED P+ :P+埋层；N-Epi :N 外延层；N-DRIFT(N) :N 漂移(N) ；N++SUBSTRATE :N++衬 底；图 5 图 6 ；P-BODY :P体区；N+SOURCE :N+源极；图 7 ；图 8 ；P+BODY CONTACT IMPLANT :P+ 体接触注入；N+++SUBSTRATE :N+++衬底；图 9 ；图 10 ；N+SUBSTRATE :N+衬底；图 11 ；图 12 ； N+++SUBSTRATE :N+++ 衬底；图 13 ；图 14 ；N+++SUBSTRATE :N+++ 衬底；N-Epi :N 外延层；图 15 ；N+++SUBSTRATE :N+++ 衬底；N-Epi :N 外延层；P+BODYCONTACT :P+ 体接触；图 16 ；图 17 N+++SUBSTRATE :N+++ 衬底；N-Epi :N 外延层；图 18 ；图 19 ；N-Epi :N 外延层；图 20 ；图 21 ； N-Epi :N外延层；图22 ；图23 ；N-Epi :N外延层；图24 ；图25 ；N-Epi :N外延层；图26 ；图27 ； 图28 ；图29 ；图30 ；图31 ；图32 ；图33 ；图34 ；图35 ；图36 ；图37 ；图38 ；图39 ；图40 ；图 41 ；图 42 ；图 43 ；图 44 ；图 45 ；图 46 ；图 47 ；图 48 ；图 49 ；图 50。
权利要求
一种半导体器件电压转换器，包括具有上表面的的半导体晶片部件；位于单个半导体芯片上的输出级，所述输出级包括包括横向扩散金属氧化物半导体(LDMOS)器件的高侧晶体管；以及包括垂直扩散金属氧化物半导体(VDMOS)器件的低侧晶体管；其中，在垂直于所述半导体晶片上表面的横截面上，所述LDMOS器件的栅极和所述VDMOS器件的栅极在一个与所述半导体晶片部分的所述上表面平行的平面中共面。
2.根据权利要求1所述的半导体器件电压转换器，进一步包括 所述LDM0S器件的体区；以及所述VDM0S器件的体区，其中所述LDM0S器件的体区和所述VDM0S器件的体区由单个注入区提供。
3.根据权利要求1所述的半导体器件电压转换器，进一步包括所述半导体晶片部件包括具有导电类型的区域，其掺杂浓度在约1E18至1E20原子/cm 3；所述LDM0S包括具有该导电类型的漏极；以及 所述VDM0S器件包括具有该导电类型的漏极。
4.根据权利要求3的半导体器件电压转换器，进一步包括 所述LDM0S器件的体区；以及所述VDM0S器件的体区，其中所述LDM0S器件的体区和所述VDM0S器件的体区由具有所述导电类型的单个注入区提供。
5.根据权利要求1所述的半导体器件电压转换器，进一步包括 导电沟槽接触，其至少有一部分位于半导体衬底中的沟槽内； 所述LDM0S器件的至少一个导电栅极部分；以及栅极防护罩，位于所述LDM0S器件的所述至少一个导电栅极部分和覆盖所述栅极防护 罩的结构之间，其中，所述栅极防护罩和所述导电沟槽接触是单个导电结构。
6.一种形成半导体电压转换器的方法，包括在半导体芯片上形成包括横向扩散金属氧化物半导体(LDM0S)器件的高侧晶体管； 在所述半导体芯片上形成包括垂直扩散金属氧化半导体(VDM0S)器件的低侧晶体管。
7.根据权利要求6所述的方法，其中所述半导体芯片为第一半导体芯片，所述方法进 一步包括在与所述第一半导体芯片不同的第二半导体芯片上形成电压转换器控制器电路；以及 将包括所述LDM0S器件和所述VDM0S器件的所述第一晶体管芯片上的输出电路电连接 至所述第二半导体芯片上的所述控制电路。
8.根据权利要求7所述的方法，进一步包括将所述第一半导体芯片和所述第二半导体 芯片共装成单个半导体器件。
9.根据权利要求6所述的方法，进一步包括形成单个导电结构，该单个导电结构形成 栅极防护罩，位于所述LDM0S结构的至少一个导电栅极部分和覆盖所述栅极防护罩的导电结构之间；以及沟槽导体，电连接至半导体衬底和所述LDMOS器件的源极区。
10.根据权利要求12所述的方法，进一步包括形成单个导电结构，该单个导电结构形成漏极互连，将所述LDMOS的漏极连接至输入电压(VIN)；以及 源极互连，将所述VDMOS的源极电连接至地。
全文摘要
电压转换器，包括输出电路，其中输出电路具有可以形成在单个芯片(“PowerDie”)上的高侧器件和低侧器件。该高侧器件包括横向扩散金属氧化物半导体(LDMOS)，低侧器件包括平面垂直扩散金属氧化物半导体(VDMOS)。该电压转换器可以进一步包括位于其他芯片上的控制电路，该控制电路可以通过功率芯片电连接至功率芯片、并可以与功率芯片共装(co-packaged)。
文档编号H02M3/155GK101807855SQ200911000270
公开日2010年8月18日 申请日期2009年12月23日 优先权日2008年12月23日
发明者F·希伯特 申请人:英特赛尔美国股份有限公司