开环控制电路和被配置成驱动低侧驱动器的电路的制作方法

专利名称：开环控制电路和被配置成驱动低侧驱动器的电路的制作方法
技术领域：
开环控制电路和被配置成驱动低侧驱动器的电路技术领域[0001]本实用新型大体上涉及功率驱动器电路及其操作，并且更具体而言涉及用于控制针对功率驱动器的控制信号的电流斜率的装置。
背景技术：
[0002]参考图1，其示出了功率驱动器电路100的电路示意图。电路100包括高侧驱动器 102和低侧驱动器104。高侧驱动器102的输出耦合到负载108的高侧节点106。低侧驱动器104的输出耦合到负载108的低侧节点110。在图1的示例性实现方式中，负载108是 IXD或者AMOLED类型的显示器面板，而高侧节点106和低侧节点110是显示器面板的电压供应节点。然而，将理解，负载108可以包括通过高侧和低侧两者驱动的任何适当的负载。[0003]高侧驱动器102包括串联连接的晶体管120和122的配对。晶体管120和122为通过它们的源极-漏极路径串联耦合的η沟道MOSFET类型。将理解，可以使用其他类型的晶体管作为替代，对η沟道MOSFET器件的参考仅是一个优选实现方式的示例。备选地，可以使用P沟道M0SFET、η沟道和ρ沟道MOSFET的组合、双极型器件和/或IGFET类型器件。[0004]晶体管120包括耦合到第一电源供应节点124的传导(漏极)端子和耦合到高侧节点106的传导(源极)端子。晶体管120的控制(栅极)端子耦合到第一控制节点126。 晶体管122包括耦合到高侧节点106的传导(漏极)端子和耦合到第二电源供应节点128 的传导(源极)端子。晶体管122的控制(栅极)端子耦合到第二控制节点130。[0005]低侧驱动器104包括串联连接的晶体管140和142的配对。晶体管140和142 为通过它们的源极-漏极路径串联耦合的η沟道MOSFET类型。将理解，可以使用其他类型的晶体管作为替代，对η沟道MOSFET的参考仅是一个优选实现方式的示例。备选地，可以使用 P沟道M0SFET、η沟道和ρ沟道MOSFET的组合、双极型器件和/或IGFET类型器件。[0006]晶体管140包括耦合到第三电源供应节点144的传导(漏极)端子和耦合到低侧节点110的传导(源极)端子。晶体管140的控制(栅极)端子耦合到第三控制节点146。 晶体管142包括耦合到低侧节点110的传导(漏极)端子和耦合到第四电源供应节点148 的传导(源极)端子。晶体管142的控制(栅极)端子耦合到第四控制节点150。[0007]第一电源供应节点124和第三电源供应节点144优选地耦合成接收高供应电压 (例如，Vddl和Vdd2)。基于电路应用，这些高供应电压例如可以是不同的高供应电压，或者相同的高供应电压。[0008]第二供应节点128和第四供应节点148优选地耦合成接收低供应电压。基于电路应用，这些低供应电压例如可以是不同的低供应电压，或者相同的低供应电压(例如，接地)。[0009]现在参照图2，其图示了在高侧节点106处的电压信号(电压信号Va)和在低侧节点Iio处的电压信号(电压信号Vb)的电压波形。这些波形专属于对其中负载108是LCD 或者AMOLED类型的显示器面板的图1的示例性实现方式。然而，将理解，具有类似的形状和定时的高侧波形和低侧波形可以可应用于其他类型的负载。[0010]在与复位(LCD或者AMOLED类型的)显示器面板负载108相关联的时段期间，通过 分别向晶体管120、122、140和142的第一、第二、第三和第四控制节点126、130、146和150 施加适当的控制信号来控制高侧驱动器102和低侧驱动器104，从而如在标记160处所示下 拉在高侧节点106处的电压(电压信号Va)。当在高侧节点106处的电压(电压信号Va) 返回为高时，复位时段终结。在与初始地下拉在高侧节点106处的电压相关联的第一时段 tl期间，重要的是运用对下降电压斜率的控制。具体而言，存在以如下方式控制斜率的需 要，该方式确保在电源驱动操作期间不引入电压/电流尖峰。[0011]在与(IXD或者AMOLED类型的)显示器面板负载108的发光相关联的时段时间， 通过分别向晶体管120、122、140和142的第一、第二、第三和第四控制节点126、130、146和 150施加适当的控制信号来控制高侧驱动器102和低侧驱动器104，从而如在标记162处所 示下拉在低侧节点110处的电压(电压信号Vb)。当在低侧节点110处的电压(电压信号 Vb)返回为高时，发光时段终结。在与初始地下拉在低侧节点110处的电压相关联的第二时 段t2期间，重要的是运用对下降电压斜率的控制。具体而言，存在以如下方式控制斜率的 需要，该方式确保在电源驱动操作期间不引入电压/电流尖峰。实用新型内容[0012]鉴于上述内容，本实用新型的实施例提供至少部分地解决上述技术问题的技术方案。[0013]在一个实施例中，提供一种开环控制电路，该电路包括低侧驱动器，包括在低侧 电压节点处与第二晶体管串联耦合的第一晶体管，所述低侧电压节点被配置成耦合到负 载；电容，配置成存储电压；电压缓冲器电路，具有耦合成接收由所述电容存储的所述电压 的输入，以及耦合成利用存储的电压驱动所述第二晶体管的控制节点的输出；第一电流源； 以及第一开关，耦合在所述第一电流源与所述电压缓冲器电路的所述输入之间，其中所述 第一开关被配置成由振荡的使能信号激励，以从所述第一电流源向所述电容循环地发送电 流，并且促使所述存储的电压的步进增加。[0014]优选地，所述使能信号是振荡的使能信号，以便循环地从所述第一电流源向所述 电容发送电流并且促使所述存储的电压的多步增加。[0015]优选地，还包括如下电路该电路被配置成感测所述第二晶体管的阈值电压并且 将所述感测的阈值电压作为存储在所述电容中的电压的初始值而存储。[0016]优选地，被配置成感测所述第二晶体管的所述阈值电压的所述电路包括电压感 测电路；以及第二开关，耦合在所述第二晶体管的所述控制节点与所述电压感测电路的输 入之间，并且被选择性地激励以允许所述电压感测电路感测在所述第二晶体管的所述控制 节点处的电压，所述感测的电压指示所述第二晶体管的所述阈值电压。[0017]优选地，被配置成感测所述第二晶体管的所述阈值电压的所述电路还包括第三 开关，耦合在所述第二晶体管的传导节点与中间节点之间；第四开关，耦合在所述中间节点 与所述第二晶体管的控制节点之间；其中当在电压感测操作期间感测在所述第二晶体管的 所述控制节点处的电压时，所述第二开关、第三开关和第四开关共同被选择性地激励。[0018]优选地，被配置成感测所述第二晶体管的所述阈值电压的所述电路还包括被配置 成向所述中间节点发源电流的第二电流源。[0019]优选地，所述电压感测电路包括模数转换器，并且其中被配置成感测所述第二晶 体管的所述阈值电压的所述电路还包括锁存器电路，所述锁存器电路被配置成存储在所述 第二晶体管的所述控制节点处的所感测的电压的数字值。[0020]优选地，被配置成感测所述第二晶体管的所述阈值电压的所述电路还包括数模转 换器，所述模数转换器被配置成将所述数字值转换模拟电压值。[0021]优选地，还包括温度感测电路，所述温度感测电路被配置成感测所述第二晶体管 的温度，所述数模转换器可操作以响应于所述感测的温度根据所述感测的温度来调节所述 第二晶体管的所述阈值电压。[0022]优选地，还包括第五开关，所述第五开关耦合在所述数模转换器的输出与所述电 压缓冲器电路的输入之间，所述第五开关被选择性地激励以传递所述模拟电压值用于作 为存储在所述电容中的初始值来存储。[0023]优选地，还包括第六开关，所述第六开关耦合在所述缓冲器电路的所述输出与所 述第二晶体管的所述控制节点之间；其中当将所述第二晶体管的所述控制节点预充电至所 述第二晶体管的所述感测的阈值电压时，所述第五开关和所述第六开关共同被选择性地激 励。[0024]优选地，在所述存储的电压的步进增加期间，所述第五开关被解除激励，并且所述 第六开关被激励。[0025]优选地，还包括第二开关，耦合在所述电压缓冲器的所述输出与中间节点之间； 第三开关，耦合在所述中间节点与所述电压缓冲器的所述输入之间；其中当将所述第二晶 体管的所述控制节点预充电至预充电电压时，所述第二开关和所述第三开关共同被选择性 地激励，所述预充电电压作为存储在所述电容中的电压的初始值而存储。[0026]优选地，还包括控制晶体管，所述控制晶体管耦合在所述第二晶体管的控制节点 与参考电压之间，所述控制晶体管具有被配置成接收驱动控制信号的控制节点，响应于所 述驱动控制信号具有使所述控制晶体管截止的逻辑状态，所述第二开关和第三开关共同被 选择性地激励。[0027]优选地，还包括导通感测电路，所述导通感测电路被配置成感测所述第二晶体管 的导通。[0028]优选地，还包括如下逻辑电路该逻辑电路被配置成响应于所述导通感测电路感 测到所述第二晶体管的导通而共同选择性地解除激励所述第二开关和所述第三开关。[0029]优选地，所述导通感测电路包括比较器电路，所述比较器电路被配置成将在所述 低侧电压节点处的第一电压与参考电压相比较。[0030]优选地，所述逻辑电路包括Ν0Τ门，被配置成对从所述比较器电路输出的信号求 反；AND门，被配置成对所述NOT门的输出与所述驱动控制信号进行逻辑AND。[0031]优选地，还包括如下电路该电路被配置成响应于所述导通感测电路感测到所述 第二晶体管的导通而将所述振荡的使能信号施加到所述第一开关。[0032]优选地，所述负载包括IXD或者AMOLED类型的显示器面板。[0033]优选地，还包括高侧驱动器，所述高侧驱动器包括在高侧电压节点处与第四晶体 管串联耦合的第三晶体管，所述高侧电压节点被配置成耦合到所述负载。[0034]在一个实施例中，提供一种被配置成驱动低侧驱动器的电路，所述低侧驱动器包括耦合在负载的低侧电压节点与参考电压之间的驱动晶体管，该电路包括第一电路，配置 成感测所述驱动晶体管的阈值电压；电容，配置成存储电压；第二电路，被配置成促使将所 感测的阈值电压作为由所述电容存储的初始电压而存储；第一电流源；第一开关，耦合在 所述第一电流源与所述电容之间，其中所述第一开关被配置成由振荡的使能信号激励，以 便从所述第一电流源向所述电容循环地发送电流，并且促使由所述电容存储的所述电压从 所述初始电压步进增加；以及电压缓冲器电路，具有被耦合成接收由所述电容存储的所述 电压的输入，以及被耦合成利用所存储的电压驱动所述驱动晶体管的控制节点的输出。[0035]优选地，所述使能信号是振荡的使能信号，以便循环地从所述第一电流源向所述 电容发送电流并且促使所存储的电压的多步增加。[0036]优选地，被配置成感测所述驱动晶体管的所述阈值电压的所述第一电路包括电 压感测电路；第二开关，耦合在所述驱动晶体管的所述控制节点与所述电压感测电路的输 入之间；第三开关，耦合在所述驱动晶体管的传导节点与中间节点之间；第四开关，耦合在 所述中间节点与所述驱动晶体管的控制节点之间；以及第二电流源，配置成向所述中间节 点发源电流；其中当在电压感测操作期间感测在所述第二晶体管的所述控制节点处的电压 时，所述第二开关、第三开关和第四开关共同被选择性地激励。[0037]优选地，所述电压感测电路还包括数模转换器，配置成将所感测的阈值电压的数 字值转换成模拟电压值，所述模拟电压值选择性地耦合到所述电容以作为所述初始电压存 储。[0038]在另一实施例中，提供一种被配置成驱动低侧驱动器的电路，所述低侧驱动器包 括耦合在负载的低侧电压节点与参考电压之间的第一驱动晶体管，该电路包括控制晶体 管，耦合在所述第一驱动晶体管的所述控制节点与参考电压之间，所述控制晶体管具有配 置成接收所述驱动控制信号的控制节点；电容，配置成存储电压；第一电路，配置成将所述 第一驱动晶体管的所述控制节点预充电至由所述电容作为初始电压存储的电压，响应于所 述驱动控制信号，所述第一电路被激励；第一电流源；第一开关，耦合在所述第一电流源与 所述电容之间，其中所述第一开关被配置成由振荡的使能信号激励，以便从所述第一电流 源向所述电容循环地发送电流，并且促使由所述电容存储的电压的步进增加；以及电压缓 冲器电路，具有被耦合成接收由所述电容存储的所述电压的输入以及被耦合成利用所存储 的电压驱动所述第一驱动晶体管的控制节点的输出。[0039]优选地，所述使能信号是振荡的使能信号，以便循环地从所述第一电流源向所述 电容发送电流并且促使所存储的电压的多步增加。[0040]优选地，还包括第二开关，耦合在所述电压缓冲器的所述输出与中间节点之间； 第三开关，耦合在所述中间节点与所述电压缓冲器的所述输入之间；第二电流源，被配置成 向所述中间节点发源电流；其中在预充电所述第一驱动晶体管的所述控制节点时，响应于 所述驱动控制信号，所述第二开关和第三开关共同选择性地被激励。[0041]优选地，所述低侧驱动器还包括在所述低侧电压节点处与所述第一驱动晶体管串 联耦合的第二驱动晶体管，还包括导通感测电路，所述导通感测电路跨所述第二驱动晶体 管耦合并且被配置成感测所述第一驱动晶体管的导通以及响应于所述第一驱动晶体管的 导通而共同选择性地解除激励所述第二开关和所述第三开关。[0042]优选地，还包括第二电路，被配置成响应于所述导通感测电路感测到所述第一驱动晶体管的导通而将所述振荡的使能信号施加到所述第一开关。[0043]通过使用上述的实施例，实现了对斜率的控制，并确保在电源驱动操作期间不引入电压/电流尖峰。[0044]当结合附图阅读时，根据实施例的以下详细描述，本公开的前述和其他特征和优点将变得更加明显。详细描述和附图仅为说明本公开，而不是限制本实用新型的如所附权利要求限定的范围及其等同范围。


[0045]通过示例的方式在未按比例绘制的所附附图中图示了一些实施例，在附图中，类似的参考标记指代类似的部件，并且其中[0046]图1是电源驱动器电路的电路示意图；[0047]图2图示了在图1中的电路的高侧节点和低侧节点处的电压信号的电压波形；[0048]图3是开环控制电路的第一实施例的示意图；[0049]图4是开环控制电路的第二实施例的示意图；[0050]图5是时序和电压绘图，其图示了图3的电路的操作；以及[0051]图6是时序和电压绘图，其图示了图4的电路的操作。
具体实施方式
[0052]现在将参照示出了开环控制电路200的第一实施例的示意图的图3。电路200包括高侧驱动器202和低侧驱动器204。高侧驱动器202的输出耦合到负载208的高侧节点 (ELVDD) 206。低侧驱动器204的输出耦合到负载208的低侧节点210 (ELVSS)。在图3的示例性实现方式中，负载208是IXD或者AMOLED型的显示器面板，其包括多个二极管270，每个二极管与控制晶体管272串联耦合在高侧节点(ELVDD) 206和低侧节点210 (ELVSS)之间。然而，将理解，负载208可以包括从高侧和低侧两者驱动的任何适当的负载。[0053]高侧驱动器202包括串联连接的晶体管220和222的配对。晶体管220为ρ沟道 MOSFET类型，而晶体管222为η沟道MOSFET类型。这些晶体管通过它们的源极-漏极路径串联耦合。将理解，可以使用其他类型的晶体管作为替代，对P沟道MOSFET器件和η沟道 MOSFET器件的参考仅是一个优选实现方式的示例。备选地，可以使用P沟道M0SFET、η沟道MOSFET、双极型器件和/或IGFET类型器件。[0054]晶体管220包括耦合到第一电源供应节点224的传导(源极)端子和耦合到高侧节点206的传导(漏极)端子。晶体管220的控制(栅极)端子耦合到第一控制节点 226 (PGl)。晶体管222包括耦合到高侧节点206的传导(漏极)端子和耦合到第二电源供应节点228的传导(源极)端子。晶体管222的控制(栅极)端子耦合到第二控制节点 230(NGl)。[0055]低侧驱动器204包括串联连接的晶体管240和242的配对。晶体管240为ρ沟道MOSFET类型，而晶体管242为η沟道MOSFET类型。这些晶体管通过它们的源极-漏极路径耦合。将理解，可以使用其他类型的晶体管作为替代，对P沟道MOSFET器件和η沟道 MOSFET器件的参考仅是一个优选实现方式的示例。备选地，可以使用P沟道M0SFET、η沟道MOSFET、双极型器件和/或IGFET类型器件。[0056]晶体管240包括耦合到第三电源供应节点244的传导(源极)端子和耦合到低 侧节点210的传导(漏极)端子。晶体管240的控制(栅极)端子耦合到第三控制节点 246(PG2)。晶体管242包括耦合到低侧节点210的传导(漏极)端子和耦合到第四电源 供应节点248的传导(源极)端子。晶体管242的控制(栅极)端子耦合到第四控制节点 250(NG2)。[0057]第一电源供应节点224和第三电源供应节点244优选地耦合成接收高供应电压。 基于电路应用，这些高供应电压例如可以是不同的高供应电压，或者相同的高供应电压。[0058]第二供应节点228和第四供应节点248优选地耦合成接收低供应电压。基于电路 应用，这些例如可以是不同的低供应电压，或者相同的低供应电压(例如，接地)。[0059]电路200进一步包括耦合在低侧节点210和第一中间节点262之间的第一开关 260，以及耦合在第一中间节点262和第四控制节点250 (NG2)之间的第二开关264。第一开 关260和第二开关264可以包括本领域技术人员公知的晶体管开关。第一开关260和第二 开关264的状态由第一使能信号(EN_VTH)共同地控制。当第一使能信号不活跃(例如，逻 辑低)时，第一开关260和第二开关264断开。然而，当第一使能信号活跃(例如，逻辑高) 时，第一开关260和第二开关264闭合，而这促使(在低侧节点210处的)传导(漏极)端 子直通到晶体管242的第四控制节点250 (NG2)。第一电流源266耦合成发源固定电流到第 一中间节点262中。因此，当第一使能信号活跃，而第一开关260和第二开关264闭合时， 固定电流被发源以对在晶体管242的第四控制节点250 (NG2)处的寄生栅极电容充电。[0060]电路200进一步包括模数转换器(ADC)电路268，其具有通过第三开关274耦合 到第四控制节点250 (NG2)的输入。第三开关274可以包括本领域技术人员公知的晶体管 开关。第三开关274的状态与第一开关260和第二开关264的状态一起由第一使能信号 (EN_VTH)共同控制。因此，当第一使能信号不活跃(例如，逻辑低)时，第一开关260、第二 开关260和第三开关274断开。然而，当第一使能信号活跃(例如，逻辑高)时，第一开关 260、第二开关260和第三开关274闭合。在该配置中，模数转换器电路268的输入耦合到 第四控制节点250 (NG2)，而当在低侧节点210处的传导(漏极)端子被直通至第四控制节 点250(NG2)时，模数转换器电路268进行操作以对在第四控制节点250 (NG2)处的电压进 行采样，并且因此测量晶体管242的阈值电压。将采样的阈值电压存储在耦合到模数转换 器电路268的输出的锁存器电路276中。[0061]电路200又进一步包括数模转换器(DAC)电路280，该DAC电路280具有耦合到 锁存器电路276的输出的第一输入。数模转换器电路280用作将(存储在锁存器中的)所 测量的晶体管242的阈值电压的数字值转换成模拟输出值。形式为负温度系数电阻282的 调节电路耦合到数模转换器电路280的第二输入。该负温度系数电阻282用作可操作以感 测晶体管242的温度的温度传感器。所感测的晶体管242的温度用于将所测量的晶体管 242的阈值电压的数字值偏置某一值，并且从而根据温度对晶体管阈值电压的变化进行补 偿。使用温度调节电路可能未必在电路200的所有应用中都需要，并且因此呈现为可选特 征。本领域技术人员将认识到其中使用温度调节电路是有利的情形，并且进一步将能够配 置调节电路和数模转换器电路280以实现所测量的晶体管242的阈值电压的数字值的精确 偏置，从而根据温度对晶体管阈值电压的变化进行补偿。[0062]电路200进一步包括耦合在数模转换器电路280的输出和第二中间节点286之间的第四开关284。电容器288耦合在第二中间节点286和参考电压节点(在该情况中包括 接收低供应电压(接地)的第二供应节点228和第四供应节点248)之间。电容器288存 储施加给单位增益电压缓冲器电路290的非反向输入的电压(VREF_BUF)。在一个实现方式 中，电路290包括运算放大器电路，其非反向输入端子耦合到第二中间节点286，而其反向 输入端子耦合到其输出端子。缓冲器电路290的输出端子通过第五开关292耦合到晶体管 242的第四控制节点250 (NG2)。第四开关284和第五开关292可以包括本领域技术人员公 知的晶体管开关。第四开关284的状态由第二使能信号(ENA)控制。第五开关292的状态 由第三使能信号(ENB)控制。当第二使能信号和第三使能信号不活跃(例如，逻辑低)时， 第四开关284和第五开关292断开。然而，当第二使能信号和第三使能信号活跃(例如，逻 辑高)时，第四开关284和第五开关292闭合。[0063]电路200又进一步包括第二电流源296，该第二电流源296被耦合成将固定电流通 过第六开关298发源到第二中间节点286中。第六开关298可以包括本领域技术人员公知 的晶体管开关。第六开关298的状态由第四使能信号(EN_0SC)控制。当第四使能信号不 活跃(例如，逻辑低)时，第六开关298断开。然而，当第四使能信号活跃(例如，逻辑高) 时，第六开关298闭合，而固定电流被发源以给电容器288充电，并且增加施加给单位增益 电压缓冲器电路290的非反向输入的电压(VREF_BUF)。第四使能信号是振荡信号，并且因 此第六开关298的循环激活将产生电压(VREF_BUF)的步进增加。由第二电流源296输出 的固定电流的值由控制电阻器300的值设定。第四使能信号(EN_0SC)可以例如通过将使 能信号与振荡时钟信号进行逻辑AND来生成，其中振荡时钟信号可以包括可操作以对与控 制和驱动负载208相关地执行的操作进行钟控的振荡时钟信号。然而，将理解，在某些实现 方式中，不需要振荡信号，并且这样开关298可以由使能信号直接控制。[0064]电路200执行开环控制功能的操作如下[0065]步骤1:晶体管242的阈值电压的测量。如上所述，第一使能信号(EN_VTH)被控 制成活跃，而第一开关260、第二开关264和第三开关274闭合(图5，标记350)。这将晶体 管242的漏极和栅极(传导和控制)端子短路在一起。第一电流源266基于固定发源的电 流值(例如，IOOuA)给晶体管242的栅极(控制)端子充电，而模数转换器电路268对栅极 (控制)节点电压进行采样，以测量晶体管242的阈值电压(图5，标记352)。采样的阈值 电压存储在锁存器电路276中。使该采样的阈值电压((如果需要或者期望)被调节以考 虑温度)作为在数模转换器电路280的输出处存在的电压值可用。在一个优选的实现方式 中，该阈值电压测量操作在通过供应电压Vin对负载208加电时执行。加电复位(POR)信 号改变第一使能信号(EN_VTH)的状态以及第一开关260、第二开关264和第三开关274的 闭合，以进行阈值测量并且存储阈值测量。备选地，根据应用，在操作中有适当的空闲时间 间隔时，测量可以在操作期间进行。在该情况中，不需要负温度偏置补偿，这是因为阈值电 压的测量实时(并且在电流操作温度下)进行。[0066]步骤2 :将晶体管242的栅极(控制)节点预充电到采样的阈值电压。接着，将第 一使能信号(EN_VTH)控制成不活跃，而将第二使能信号和第三使能信号(ENA和ENB)控制 成活跃。这使第四开关284和第五开关292导通。存储在电容器288上的电压(VREF_BUF) 被初始地设置成等于存在于数模转换器电路280的输出处的电压值(图5，标记354)。缓 冲器电路290传递该电压(VREF_BUF)以用于施加到晶体管242的栅极(控制)节点。重要的是认识到，缓冲器电路290必须被设计成具有大电流能力，以便将晶体管242的栅极电容快速充电到采样的阈值电压(可能具有温度补偿)。[0067]步骤3 :使用可调节电流来给晶体管242的栅极(控制)节点充电，以便控制晶体管242导通的斜率。接着，第二使能信号(ENA)被解除活跃，第三使能信号(ENB)保持活跃，而第四使能信号(EN_0SC)被控制成活跃。如上所述，第四使能信号(EN_0SC)是振荡信号，并且因此来自第二电流源296的电流被循环地发源到电容器288。因此，利用每个振荡脉冲将电流注入，从而促使电容器电压的对应的多步增加(图5，标记356)。由于第二使能信号活跃，增加的电容器电压(VREF_BUF)被传递以用于施加到晶体管242的栅极(控制) 节点。随着栅极电压增加，晶体管242对应地导通。晶体管242导通的斜率由电容器电压 (VREF_BUF)的改变速率决定，并且因此取决于第二电流源296的固定电流和振荡的第四使能信号(EN_0SC)的占空比。[0068]现在参考图4，其示出了开环控制电路500的第二实施例的示意图。电路500包括高侧驱动器502和低侧驱动器504。高侧驱动器502的输出耦合到负载508的高侧节点 (ELVDD) 506。低侧驱动器504的输出耦合到负载508的低侧节点510 (ELVSS)。在图4的示例性实现方式中，负载508是IXD或者AMOLED类型的显示器面板，其包括多个二极管270， 每个二极管与控制晶体管272串联耦合在高侧节点(ELVDD) 506和低侧节点510 (ELVSS)之间。然而，将理解，负载508可以包括从高侧和低侧两者驱动的任何适当的负载。[0069]高侧驱动器502包括串联连接的晶体管520和522的配对。晶体管520为ρ沟道 MOSFET类型，而晶体管522为η沟道MOSFET类型。这些晶体管通过它们的源极-漏极路径串联耦合。将理解，可以使用其他类型的晶体管作为替代，对P沟道MOSFET器件和η沟道 MOSFET器件的参考仅是一个优选实现方式的示例。备选地，可以使用P沟道M0SFET、η沟道MOSFET、双极型器件和/或IGFET类型器件。[0070]晶体管520包括耦合到第一电源供应节点524的传导(源极)端子和耦合到高侧节点506的传导(漏极)端子。晶体管520的控制(栅极)端子耦合到第一控制节点 526 (PGl)。晶体管522包括耦合到高侧节点506的传导(漏极)端子和耦合到第二电源供应节点528的传导(源极)端子。晶体管522的控制(栅极)端子耦合到第二控制节点 530(NGl)。[0071]低侧驱动器504包括串联连接的晶体管540和542的配对。晶体管540是ρ沟道 MOSFET类型，而晶体管542为η沟道MOSFET类型。这些晶体管通过它们的源极-漏极路径串联耦合。将理解，可以使用其他类型的晶体管作为替代，对P沟道MOSFET器件和η沟道 MOSFET器件的参考仅是一个优选实现方式的示例。备选地，可以使用P沟道M0SFET、沟道 MOSFET、双极型器件和/或IGFET类型器件。[0072]晶体管540包括耦合到第三电源供应节点544的传导(源极)端子和耦合到低侧节点510的传导(漏极)端子。晶体管540的控制(栅极)端子耦合到第三控制 节点 546(PG2)。晶体管542包括耦合到低侧节点510的传导(漏极)端子和耦合到第四电源供应节点548的传导(源极)端子。晶体管542的控制(栅极)端子耦合到第四控制节点 550(NG2)。[0073]第一电源供应节点524和第三电源供应节点544优选地耦合成接收高供应电压。 基于电路应用，这些高供应电压可以例如是不同的高供应电压或者相同的高供应电压。[0074]第二供应节点528和第四供应节点548优选地耦合成接收低供应电压。基于电路应用，这些低供应电压可以例如是不同的低供应电压或者相同的低供应电压(例如，接地)。[0075]电路500包括比较器电路551，比较器电路551具有耦合到低侧节点510的第一 (正)输入端子和通过电压偏置552 (例如，为2. 0V)耦合到晶体管540的传导(源极)端子(即，耦合到第三电源供应节点544)的第二(负)输入端子。比较器电路551具有输出， 从该输出生成第一使能(EN)信号。比较器电路551用作检测晶体管542何时已经导通的感测电路。当感测到晶体管542截止时，第一使能信号不活跃(例如，逻辑低)，而当感测到晶体管导通时，第一使能信号活跃(例如，逻辑高)(所述感测通过在低侧节点510处的电压与在第三电源供应节点544处的电压之差大于电压偏置552来触发)。[0076]激活晶体管556耦合在第四控制节点550 (NG2)和第四供应节点548之间。具体而言，激活晶体管556具有耦合到第四控制节点550 (NG2)的传导(漏极)端子和耦合到第四供应节点548的传导(源极)端子。在该配置中，晶体管556为η沟道MOSFET类型晶体管。 晶体管556的控制(栅极)端子接收激活信号(NDRIVER )。当激活信号(NDRIVER ) 为逻辑高时，晶体管556导通，而第四控制节点550 (NG2)被钳位到第四供应节点548 (接地)。这防止晶体管542导通。相反，当激活信号(NDRIVER )为逻辑低时，晶体管556 截止，而这允许晶体管542导通。[0077]在逻辑电路560中将第一使能(EN)信号与激活信号(NDRIVER ；注意到，这是先前讨论的信号的逻辑反)进行组合以生成第二使能(PRE_CHG)信号。逻辑电路560包括 NOT门562，其对第一使能(EN)信号的逻辑状态求反，以及AND门564，其将经求反的第一使能(EN)信号与激活信号(NDRIVER)逻辑地组合。逻辑电路560主要用作脉冲生成器，其输出针对第二使能(PRE_CHG)信号的单次脉冲。该单次脉冲具有响应于激活信号(NDRIVER) 到逻辑高的状态改变(即，逻辑低激活信号NDRIVER)的前沿，以及响应于第一使能(EN) 信号的逻辑高状态(即，如上所述，感测晶体管542利用在低侧节点510(ELVSS)电压的某一电压下降而导通)的后沿。[0078]电路500进一步包括耦合在第四控制节点550 (NG2)和第一中间节点582之间的第一开关580，以及耦合在第一中间节点582和第二中间节点590之间的第二开关584。第一开关580和第二开关584可以包括本领域技术人员公知的晶体管开关。第一开关580和第二开关584的状态由第二使能(PRE_CHG)信号共同地控制。当第二使能信号不活跃(例如，逻辑低)时，第一开关580和第二开关584断开。然而，当第二使能信号活跃(例如，逻辑高)时，第一开关580和第二开关584闭合。第一电流源596 f禹合成将固定电流发源到第一中间节点582。响应于逻辑低激活信号(NDRIVER ),逻辑补码激活信号(NDRIVER)变为逻辑高，而第二使能(PRE_CHG)信号活跃。第一开关580和第二开关584闭合。来自第一电流源596的电流给晶体管542的在第四控制节点550 (NG2)处的寄生栅极电容充电，而第四控制节点550 (NG2)电压上升。随着晶体管542开始导通，电流从低侧节点510流向第四供应节点548 (接地)，而在低侧节点510 (ELVSS)上的电压降低。指示晶体管542正导通的低侧节点510 (ELVSS)电压的降低由比较器电路551感测，比较器551的输出第一使能(EN)信号从不活跃(例如，逻辑低)状态切换到活跃(例如，逻辑高)状态。然后第二使能(PRE_CHG)信号被切换到不活跃逻辑状态，而第一开关580和第二开关584断开。[0080]电容器598耦合在第二中间节点590和参考电压节点(在该情况中包括接收低供 应电压(接地)的第二供应节点528和第四供应节点548)。电容器598存储施加给单位增 益电压缓冲器电路600的非反向输入的电压(VREF_BUF)。在一个实现方式中，电路600包 括运算放大器电路，其非反向输入端子耦合到第二中间节点590，而其反向输入端子耦合到 其输出端子。电路600的输出端子耦合到第四控制节点550 (NG2)。[0081]因此，当第二使能(PRE_CHG)信号活跃时，并且第一开关580和第二开关584由 第二使能信号的单次脉冲即刻闭合时，固定电流被发源以将晶体管542的第四控制节点 550 (NG2)的寄生栅极电容充电到晶体管542的阈值电压。该充电的阈值电压进一步通过 在第二中间节点590处的电容器598中的电荷共享而作为电压的初始值(VREF_BUF)存储。 该充电操作持续直到所感测的低侧节点510(ELVSS)电压的电压下降超过由电压偏置552 设置的阈值，而第一开关580和第二开关584断开。[0082]电路500又进一步包括第二电流源616，其被耦合成通过第三开关618将固定电 流发源到第二中间节点590。第三开关618可以包括本领域技术人员公知的晶体管开关。 第三开关618的状态由第三使能信号(EN_0SC)控制。当第三使能信号不活跃(例如，逻辑 低)时，第三开关618断开。然而，当第三使能信号活跃(例如，逻辑高)时，第三开关618 闭合，而固定电流被发源以给电容器598充电，并且增加施加给单位增益电压缓冲器电路 600的非反向输入的电压(VREF_BUF)。第三使能信号是振荡信号，并且因此循环激活将产 生电压(VREF_BUF)的步进增加。由第二电流源616输出的固定电流的值由控制电阻器620 的值设置。第三使能信号(EN_0SC)由包括AND门622的逻辑电路生成，该AND门622可操 作以将第一使能(EN)信号和振荡时钟(OSC)信号进行逻辑AND，其中振荡时钟信号可以包 括可操作以对与控制和驱动负载508相关地执行的操作进行钟控的振荡时钟信号。比较器 电路551响应于感测到晶体管542已经导通而将第一使能(EN)信号的逻辑状态改变成逻 辑高。这允许施加振荡的第三使能信号(EN_0SC)以激励第三开关618。[0083]电路500执行开环控制功能的操作如下[0084]步骤1:预充电阶段。响应于激活信号(NDRIVER)从逻辑高转变到逻辑低(并且因 此使晶体管556截止)，通过第四控制节点550 (NG2)控制晶体管542，从而允许晶体管542 导通(图6，标记650)。激活信号(NDRIVER)的补码引起第二使能(PRE_CHG)信号到逻辑 高的状态改变，而第一开关580和第二开关584闭合(图6，标记652)。单位增益电压缓冲 器电路600的正向输入和输出被短路在一起，从而使得正输入端子电压跟随在第四控制节 点550(NG2)处的电压，而第一电流源596基于固定发源的电流值(例如，IOOuA)对晶体管 542的栅极(控制)端子(寄生电容)充电。这使得晶体管542开始导通(图6，标记654)。 利用该导通，低侧节点510 (ELVSS)电压下降。比较器551感测该电压下降，而生成第一使 能(EN)信号的比较器电路的逻辑输出改变状态(图6，标记656)。第一使能(EN)信号的 状态改变由NOT门562和AND门564进行处理，以终结第二使能(PRE_CHG)信号的单次脉 冲。该预充电操作有助于节省使晶体管542导通所需的时间。[0085]步骤2 :使用可调节电流来给晶体管542的栅极(控制)节点充电，以便控制晶体 管542导通的斜率。在完成预充电之后，第一开关580和第二开关584断开(利用第一使 能(EN)信号的状态改变)。活跃的第二使能信号(EN)控制振荡的第三使能信号(EN_0SC)的施加， 以循环地使第三开关618接通，并且因此利用每个振荡的脉冲将电流注入，从而引起电容器电压的对应的多步增加(图6，标记658)。传递增加的电容器电压(VREF_BUF)以施加到晶体管542的栅极(控制)节点。随着栅极电压增加，晶体管542因此导通。晶体管542导通的斜率由电容器电压(VREF_BUF)的改变速率控制，并且因此取决于第二电流源 616的固定电流与振荡的第三使能信号(EN_0SC)的占空比。
权利要求1.一种开环控制电路，其特征在于，包括 低侧驱动器，包括在低侧电压节点处与第二晶体管串联耦合的第一晶体管，所述低侧电压节点被配置成耦合到负载； 电容，配置成存储电压； 电压缓冲器电路，具有耦合成接收由所述电容存储的所述电压的输入，以及耦合成利用所述存储的电压驱动所述第二晶体管的控制节点的输出； 第一电流源；以及 第一开关，耦合在所述第一电流源与所述电压缓冲器电路的所述输入之间，其中所述第一开关被配置成由使能信号激励，以从所述第一电流源向所述电容发送电流，并且促使所述存储的电压的步进增加。
2.根据权利要求1所述的开环控制电路，其特征在于，所述使能信号是振荡的使能信号，以便循环地从所述第一电流源向所述电容发送电流并且促使所述存储的电压的多步增加。
3.根据权利要求1所述的开环控制电路，其特征在于，还包括如下电路该电路被配置成感测所述第二晶体管的阈值电压并且将所述感测的阈值电压作为存储在所述电容中的电压的初始值而存储。
4.根据权利要求3所述的开环控制电路，其特征在于，被配置成感测所述第二晶体管的所述阈值电压的所述电路包括 电压感测电路；以及 第二开关，耦合在所述第二晶体管的所述控制节点与所述电压感测电路的输入之间，并且被选择性地激励以允许所述电压感测电路感测在所述第二晶体管的所述控制节点处的电压，所述感测的电压指示所述第二晶体管的所述阈值电压。
5.根据权利要求4所述的开环控制电路，其特征在于，被配置成感测所述第二晶体管的所述阈值电压的所述电路还包括 第三开关，耦合在所述第二晶体管的传导节点与中间节点之间； 第四开关，耦合在所述中间节点与所述第二晶体管的控制节点之间； 其中当在电压感测操作期间感测在所述第二晶体管的所述控制节点处的电压时，所述第二开关、第三开关和第四开关共同被选择性地激励。
6.根据权利要求5所述的开环控制电路，其特征在于，被配置成感测所述第二晶体管的所述阈值电压的所述电路还包括被配置成向所述中间节点发源电流的第二电流源。
7.根据权利要求4所述的开环控制电路，其特征在于，所述电压感测电路包括模数转换器，并且其中被配置成感测所述第二晶体管的所述阈值电压的所述电路还包括锁存器电路，所述锁存器电路被配置成存储在所述第二晶体管的所述控制节点处的所感测的电压的数字值。
8.根据权利要求7所述的开环控制电路，其特征在于，被配置成感测所述第二晶体管的所述阈值电压的所述电路还包括数模转换器，所述模数转换器被配置成将所述数字值转换模拟电压值。
9.根据权利要求8所述的开环控制电路，其特征在于，还包括温度感测电路，所述温度感测电路被配置成感测所述第二晶体管的温度，所述数模转换器可操作以响应于所述感测的温度根据所述感测的温度来调节所述第二晶体管的所述阈值电压。
10.根据权利要求8所述的开环控制电路，其特征在于，还包括第五开关，所述第五开关耦合在所述数模转换器的输出与所述电压缓冲器电路的输入之间，所述第五开关被选择性地激励以传递所述模拟电压值用于作为存储在所述电容中的初始值来存储。
11.根据权利要求10所述的开环控制电路，其特征在于，还包括第六开关，所述第六开关耦合在所述缓冲器电路的所述输出与所述第二晶体管的所述控制节点之间；其中当将所述第二晶体管的所述控制节点预充电至所述第二晶体管的所述感测的阈值电压时，所述第五开关和所述第六开关共同被选择性地激励。
12.根据权利要求11所述的开环控制电路，其特征在于，在所述存储的电压的步进增加期间，所述第五开关被解除激励，并且所述第六开关被激励。
13.根据权利要求1所述的开环控制电路，其特征在于，还包括第二开关，耦合在所述电压缓冲器的所述输出与中间节点之间；第三开关，耦合在所述中间节点与所述电压缓冲器的所述输入之间；其中当将所述第二晶体管的所述控制节点预充电至预充电电压时，所述第二开关和所述第三开关共同被选择性地激励，所述预充电电压作为存储在所述电容中的电压的初始值而存储。
14.根据权利要求13所述的开环控制电路，其特征在于，还包括控制晶体管，所述控制晶体管耦合在所述第二晶体管的控制节点与参考电压之间，所述控制晶体管具有被配置成接收驱动控制信号的控制节点，响应于所述驱动控制信号具有使所述控制晶体管截止的逻辑状态，所述第二开关和第三开关共同被选择性地激励。
15.根据权利要求14所述的开环控制电路，其特征在于，还包括导通感测电路，所述导通感测电路被配置成感测所述第二晶体管的导通。
16.根据权利要求15所述的开环控制电路，其特征在于，还包括如下逻辑电路该逻辑电路被配置成响应于所述导通感测电路感测到所述第二晶体管的导通而共同选择性地解除激励所述第二开关和所述第三开关。
17.根据权利要求16所述的开环控制电路，其特征在于，所述导通感测电路包括比较器电路，所述比较器电路被配置成将在所述低侧电压节点处的第一电压与参考电压相比较。
18.根据权利要求17所述的开环控制电路，其特征在于，所述逻辑电路包括NOT门，被配置成对从所述比较器电路输出的信号求反；AND门，被配置成对所述NOT门的输出与所述驱动控制信号进行逻辑AND。
19.根据权利要求15所述的开环控制电路，其特征在于，还包括如下电路该电路被配置成响应于所述导通感测电路感测到所述第二晶体管的导通而将所述振荡的使能信号施加到所述第一开关。
20.根据权利要求1所述的开环控制电路，其特征在于，所述负载包括LCD或者AMOLED类型的显示器面板。
21.根据权利要求1所述的开环控制电路，其特征在于，还包括高侧驱动器，所述高侧驱动器包括在高侧电压节点处与第四晶体管串联耦合的第三晶体管，所述高侧电压节点被配置成耦合到所述负载。
22.一种被配置成驱动低侧驱动器的电路，其特征在于，所述低侧驱动器包括耦合在负载的低侧电压节点与参考电压之间的驱动晶体管，所述电路包括 第一电路，配置成感测所述驱动晶体管的阈值电压； 电容，配置成存储电压； 第二电路，被配置成促使将所感测的阈值电压作为由所述电容存储的初始电压而存储； 第一电流源； 第一开关，耦合在所述第一电流源与所述电容之间，其中所述第一开关被配置成由使能信号激励，以便从所述第一电流源向所述电容发送电流，并且促使由所述电容存储的所述电压从所述初始电压步进增加；以及 电压缓冲器电路，具有被耦合成接收由所述电容存储的所述电压的输入，以及被耦合成利用所述存储的电压驱动所述驱动晶体管的控制节点的输出。
23.根据权利要求22所述的被配置成驱动低侧驱动器的电路，其特征在于，所述使能信号是振荡的使能信号，以便循环地从所述第一电流源向所述电容发送电流并且促使所存储的电压的多步增加。
24.根据权利要求22所述的被配置成驱动低侧驱动器的电路，其特征在于，被配置成感测所述驱动晶体管的所述阈值电压的所述第一电路包括 电压感测电路； 第二开关，耦合在所述驱动晶体管的所述控制节点与所述电压感测电路的输入之间； 第三开关，耦合在所述驱动晶体管的传导节点与中间节点之间； 第四开关，耦合在所述中间节点与所述驱动晶体管的控制节点之间；以及 第二电流源，配置成向所述中间节点发源电流； 其中当在电压感测操作期间感测在所述第二晶体管的所述控制节点处的电压时，所述第二开关、第三开关和第四开关共同被选择性地激励。
25.根据权利要求24所述的被配置成驱动低侧驱动器的电路，其特征在于，所述电压感测电路还包括 数模转换器，配置成将所感测的阈值电压的数字值转换成模拟电压值，所述模拟电压值选择性地耦合到所述电容以作为所述初始电压存储。
26.一种被配置成驱动低侧驱动器的电路，其特征在于，所述低侧驱动器包括耦合在负载的低侧电压节点与参考电压之间的第一驱动晶体管，所述电路包括 控制晶体管，耦合在所述第一驱动晶体管的所述控制节点与参考电压之间，所述控制晶体管具有配置成接收驱动控制信号的控制节点； 电容，配置成存储电压； 第一电路，配置成将所述第一驱动晶体管的所述控制节点预充电至由所述电容作为初始电压存储的电压，响应于所述驱动控制信号，所述第一电路被激励； 第一电流源； 第一开关，耦合在所述第一电流源与所述电容之间，其中所述第一开关被配置成由使能信号激励，以便从所述第一电流源向所述电容发送电流，并且促使所存储的电压的步进增加；以及电压缓冲器电路，具有被耦合成接收由所述电容存储的所述电压的输入以及被耦合成利用所述存储的电压驱动所述第一驱动晶体管的控制节点的输出。
27.根据权利要求26所述的被配置成驱动低侧驱动器的电路，其特征在于，所述使能信号是振荡的使能信号，以便循环地从所述第一电流源向所述电容发送电流并且促使所存储的电压的多步增加。
28.根据权利要求26所述的被配置成驱动低侧驱动器的电路，其特征在于，还包括第二开关，耦合在所述电压缓冲器的所述输出与中间节点之间；第三开关，耦合在所述中间节点与所述电压缓冲器的所述输入之间；第二电流源，被配置成向所述中间节点发源电流；其中在预充电所述第一驱动晶体管的所述控制节点时，响应于所述驱动控制信号，所述第二开关和第三开关共同选择性地被激励。
29.根据权利要求28所述的被配置成驱动低侧驱动器的电路，其特征在于，所述低侧驱动器还包括在所述低侧电压节点处与所述第一驱动晶体管串联耦合的第二驱动晶体管，还包括导通感测电路，所述导通感测电路跨所述第二驱动晶体管耦合并且被配置成感测所述第一驱动晶体管的导通以及响应于所述第一驱动晶体管的导通而共同选择性地解除激励所述第二开关和所述第三开关。
30.根据权利要求29所述的被配置成驱动低侧驱动器的电路，其特征在于，还包括第二电路，被配置成响应于所述导通感测电路感测到所述第一驱动晶体管的导通而将所述振荡的使能信号施加到所述第一开关。
专利摘要本实用新型涉及一种开环控制电路和被配置成驱动低侧驱动器的电路。一种开环控制电路，包括低侧驱动器，包括在低侧电压节点处与第二晶体管串联耦合的第一晶体管，低侧电压节点被配置成耦合到负载；还包括电容、电压缓冲器电路、第一电流源和第一开关。一种被配置成驱动低侧驱动器的电路，所述低侧驱动器包括耦合在负载的低侧电压节点与参考电压之间的驱动晶体管，包括第一电路及上述的电容、电压缓冲器电路、第一电流源和第一开关。
文档编号H02M3/156GK202872637SQ20122022199
公开日2013年4月10日 申请日期2012年5月11日 优先权日2012年5月11日
发明者王蒙, 黄涛涛 申请人:意法半导体研发(深圳)有限公司