专利名称：时钟电路以及升压稳压器的制作方法
技术领域：
本发明属于电荷泵技术领域，尤其涉及一种时钟电路以及升压稳压器。
背景技术：
升压调节器(Boost regulator)是一种电路，用于产生大于输入电压的高直流输出电压。如图1电路图所示，一种升压调节器主要由PMOS晶体管MUPMOS晶体管M2和PMOS晶体管M3、NM0S晶体管M4、电容CP和电容CO构成，PMOS晶体管MUPMOS晶体管M3和NMOS晶体管M4的栅极相连接并接入时钟CKl，PMOS晶体管M2的栅极接入时钟CK2，PMOS晶体管Ml的源极和PMOS晶体管M2的漏极相连接并接入输入电压VDD，PMOS晶体管Ml的漏极和PMOS晶体管M2的源极分别与电容CP的一端连接，PMOS晶体管M3的漏极与PMOS晶体管M2的源极连接，NMOS晶体管M4的漏极与PMOS晶体管Ml的漏极连接，PMOS晶体管M3的源极与电容CO的一端连接并输出高直流电压0UT，NM0S晶体管M4的源极与电容CO的另一端连接并连接地。当时钟CKU CK2为低电平(O)时，PMOS晶体管Ml和PMOS晶体管M3关闭，PMOS晶体管M2和NMOS晶体管M4导通后使电容CP充电至两端电压为VDD，当时钟CK1、CK2为高电平(VDD)时，PMOS晶体管M2和NMOS晶体管M4关闭，PMOS晶体管Ml和PMOS晶体管M3导通，PMOS 晶体管Ml和PMOS晶体管M3导通瞬间，输入电压VDD和电容CP两端的电压VDD累加在PMOS晶体管M3的漏极电压，使PMOS晶体管M3的漏极电压瞬时脉冲至2VDD，此时PMOS晶体管M2的源极电压大于PMOS晶体管M2的阈值电压| VTHP |和输入电压VDD之和，导致PMOS晶体管M3与PMOS晶体管M2之间产生漏电流，直至PMOS晶体管M2的源极电压降落至VDD+1VTHP I停止，最终升压调节器输出高直流电压OUT为VDD+1VTHP |，如图2所示。因此，需要提出一种产生大小为2VDD的两个时钟信号且两个时钟信号大小相反的时钟电路，用于升压调节器，以解决漏电流问题。此外，在图1所述的升压调节器中，只有在时钟CKl和CK2为高电平时，升压调节器方能输出高直流电压，导致时钟CKl和时钟CK2工作的一半时间浪费，如何在提供的时钟电路作用下提高升压调节器的工作效率也是一个急于解决的问题。
发明内容
本发明的目的是提供一种时钟电路以及升压稳压器，以产生大小为时钟输入信号两倍的反相的两个时钟信号，当所述时钟电路用于升压调节器，可以解决升压调节器中存在的漏电流的问题，以及解决在现有的时钟电路作用下升压调节器工作效率不高的问题。为解决上述问题，本发明提供了一种时钟电路，包括:第一时钟电压变换模块，用于响应当时钟输入信号为高电平而输出大小为所述时钟输入信号两倍的第一时钟输出信号；第一反相器，所述第一反相器的输入端与第一时钟电压变换模块相连接，用于将所述时钟输入信号反相输出；以及
第二时钟电压变换模块,所述第二时钟电压变换模块与第一反相器的输出端连接，用于响应当时钟输入信号为低电平而输出大小为所述时钟输入信号两倍的第二时钟输出信号。进一步的，在所述时钟电路中，每个所述时钟电压变换模块均包括电容、第二反相器、第一 PMOS晶体管、第二 PMOS晶体管和第一 NMOS晶体管，在每个所述时钟电压变换模块中，所述第二反相器的输入端与电容的一端相连接为所述时钟电压变换模块的输入端，所述第二反相器的输出端、第一 PMOS晶体管的栅极和第一 NMOS晶体管的栅极相连接，所述电容的另一端、第一 PMOS晶体管的源极和第二 PMOS晶体管的源极相连接，所述第二 PMOS晶体管的漏极为所述时钟电压变换模块的供电端，所述第一 NMOS晶体管的源极接地，所述第一 PMOS晶体管的漏极、第二 PMOS晶体管的栅极和第一 NMOS晶体管的漏极相连接为所述时钟电压变换模块的输出端，其中，每个所述时钟电压变换模块的供电端相连接为所述时钟电路的供电端而接入输入电压。进一步的，当所述时钟输入信号为低电平时，所述第一时钟电压变换模块中的第一 PMOS晶体管关闭而第二 PMOS晶体管和第一 NMOS晶体管导通,所述第一时钟电压变换模块中的电容两端充电至输入电压大小，所述第一时钟输出信号为低电平，所述第二时钟电压变换模块中的第二 PMOS晶体管和第一 NMOS晶体管关闭而第一PMOS晶体管导通，所述第二时钟输出信号为所述时钟输入信号的两倍；
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当所述时钟输入信号为高电平时，所述第一时钟电压变换模块中的第二 PMOS晶体管和第一 NMOS晶体管关闭而第一 PMOS晶体管导通，所述第一时钟输出信号为所述时钟输入信号的两倍，所述第二时钟电压变换模块中的第一 PMOS晶体管关闭而第二 PMOS晶体管和第一NMOS晶体管导通，所述第二时钟电压变换模块中的电容两端充电至输入电压大小，所述第二时钟输出信号为低电平。进一步的，所述第一时钟输出信号与所述第二时钟输出信号相反。为了达到本发明的另一方面，还提供一种升压稳压器，包括:所述的时钟电路；电荷泵模块，所述电荷泵模块与所述时钟电路连接，用于响应所述时钟电路输出的第一时钟输出信号和第二时钟输出信号而输出一高直流电压；比较模块，所述比较模块与电荷泵模块连接，用于响应所述高直流电压的采样信号而输出一比较结果；控制逻辑模块，所述控制逻辑模块与比较模块连接，用于响应所述比较结果而输出一控制信号；以及振荡器，所述振荡器与控制逻辑模块和时钟电路连接，用于响应所述控制信号而控制所述时钟电路的工作；其中，所述电荷泵模块和振荡器的供电端分别与时钟电路的供电端相连接。进一步的，所述电荷泵模块包括:第一电荷泵和第二电荷泵，所述第一电荷泵和第二电荷泵均包括第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管和第二 NMOS晶体管，其中，
所述第一电荷泵中的第三PMOS晶体管、第五PMOS晶体管和第二 NMOS晶体管的栅极相连接作为第一电荷泵的第一输入端，所述第一电荷泵中的第四PMOS晶体管的栅极作为第一电荷泵的第二输入端，所述第一电荷泵的第一输入端和第二输入端分别与所述第一时钟输出信号和第二时钟输出信号中的一个连接，所述第二电荷泵中的第三PMOS晶体管、第五PMOS晶体管和第二 NMOS晶体的栅极相连接作为第二电荷泵的第一输入端，所述第二电荷泵中的第四PMOS晶体管作为第二电荷泵的第二输入端，所述第二电荷泵的第一输入端和第二输入端与所述第一电荷泵的第一输入端和第二输入端接入的第一时钟输出信号和第二时钟输出信号相反。进一步的，所述时钟输入信号为低电平或高电平时，所述升压调节器中的第一电荷泵和第二电荷泵交替实现充电过程或输出所述高直流电压。进一步的，所述电荷泵模块还包括第一电容、第二电容和第三电容，所述第一电容的两端分别与所述第三PMOS晶体管的漏极和第四PMOS晶体管的源极连接，所述第三PMOS晶体管的源极和第四PMOS晶体管的漏极相连接并连接至所述电荷泵模块的供电端，所述第五PMOS晶体管的漏极与第四PMOS晶体管的源极连接，所述第二NMOS晶体管的漏极与第三PMOS晶体管的漏极连接，所述第五PMOS晶体管的源极与第三电容的一端连接并输出所述高直流电压，所述第二 NMOS晶体管的源极与第三电容的另一端连接并连接地，所述第二电容的两端分别与所述第三PMOS晶体管的漏极和第四PMOS晶体管的源极连接，所述第三PMOS晶体管的源极和第四PMOS晶体管的漏极相连接并连接至所述电荷泵模块的供电端，所述第五PMOS晶体管的漏极与第四PMOS晶体管的源极连接，所述第二NMOS晶体管的漏极与第三PMOS晶体管的漏极连接，所述第五PMOS晶体管的源极与第三电容的一端连接并输出所述高直流电压，所述第二 NMOS晶体管的源极与第三电容的另一端连接并连接地。 进一步的，所述比较模块包括:采样电阻，用于响应所述高直流电压而产生采样信号；以及比较器，所述比较器的反相输入端与所述采样信号连接，所述比较器的同相输入端与一基准电压连接，所述比较器用于比较所述采样信号和基准电压的大小而输出控制信号。由以上技术方案可知,本发明公开的一种时钟电路包括第一时钟电压变换模块，用于响应当时钟输入信号为高电平而输出大小为所述时钟输入信号两倍的第一时钟输出信号；第一反相器，所述第一反相器的输入端与第一时钟电压变换模块相连接，用于将所述时钟输入信号反相输出；以及第二时钟电压变换模块，所述第二时钟电压变换模块与第一反相器的输出端连接，用于响应当时钟输入信号为低电平而输出大小为所述时钟输入信号两倍的第二时钟输出信号，所以本发明提供的时钟电路可以输出大小为时钟输入信号两倍的反相的两个时钟信号，如将所述的时钟电路用于现有的升压调节器，可以解决现有的升压调节器中存在的漏电流问题。此外，无论所述时钟输入信号是为低电平还是高电平，所述升压调节器中的第一电荷泵和第二电荷泵交替实现充电过程或输出所述高直流电压，而包括所述第一电荷泵和第二电荷泵的电荷泵始终会输出两倍于时钟输入信号的所述高直流电压。所以，本发明的所述升压调节器不存在现有技术中的升压稳压器时钟周期浪费、高直流电压不稳定且输出电压不高的问题，提高了升压调节器的工作效率。
图1为现有技术的一实施例中的升压调节器的结构示意图；图2为图1所示的升压调节器输出的高直流电压变化示意图；图3为本发明实施例一中的时钟电路结构示意图；图4为本发明实施例一中的时钟电路接收的时钟输入信号、输出的时钟输出信号的理论变化示意图；图5为本发明实施例一中的电路仿真波形图；图6为本发明实施例二中的升压稳压器信号流图；图7为图6所示的升压稳压器功能框图。
具体实施例方式为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。实施例一·参见图3，对本发明提供的一种时钟电路进行详细描述。所述时钟电路100包括第一时钟电压变换模块101、第二时钟电压变换模块102和第一反相器INV1。所述第一时钟电压变换模块101的输入端接收时钟输入信号CK，当时钟输入信号CK为高电平时，所不第一时钟电压变换模块101输出大小为所述时钟输入信号CK两倍的第一时钟输出信号CKHl0所述第一反相器INVl的输入端与第一时钟电压变换模块101相连接,所述第一反相器INVl可以将所述时钟输入信号CK反相输出。所述第二时钟电压变换模块102与第一反相器INVl的输出端连接，当所述时钟输入信号CK为低电平时，所述第二时钟电压变换模块102接收第一反相器INVl反相输出的时钟输出信号CK,即此时所述第二时钟电压变换模块接收到的时钟信号为高电平，则所述第二时钟电压变换模块输出大小为所述时钟输入信号CK两倍的第二时钟输出信号CKH2。由于所述第一时钟电压变换模块101和第二时钟电压变化模块102之间存在所述第一反相器INVl，所述第一时钟电压变换模块101输出的时钟输出信号CKHl与所述第二时钟电压变换模块102输出的时钟输出信号CKH2必然相反。因此，所述时钟电路100可以产生两个大小分别为所述时钟输入信号CK两倍的时钟信号且所述第一时钟输出信号CKHl和第二时钟输出信号CKH2的大小完全相反。具体的，所述第一时钟电压变换模块101包括电容CO、第二反相器INV2、第一PMOS晶体管MP1、第二 PMOS晶体管MP2和第一 NMOS晶体管丽1，而所述第二反相器INV2的输入端与电容CO的一端相连接作为所述第一时钟电压变换模块的输入端，所述第二反相器INV2的输出端、第一 PMOS晶体管MPl的栅极和第一 NMOS晶体管丽I的栅极相连接，所述电容CO的另一端、第一 PMOS晶体管MPl的源极和第二 PMOS晶体管MP2的源极相连接，所述第二PMOS晶体管的漏极为所述第一时钟电压变换模块的供电端，所述第一NMOS晶体管MNl的源极接地，所述第一 PMOS晶体管MPl的漏极、第二 PMOS晶体管MP2的栅极和第一 NMOS晶体管MNl的漏极相连接作为所述第一时钟电压变换模块101的输出端,并输出所述第一时钟输出信号CKHl。所述第二时钟电压变换模块102也包括电容CO、第二反相器INV2、第一 PMOS晶体管MPl、第二 PMOS晶体管MP2和第一 NMOS晶体管丽I，所述第二时钟电压变换模块102的各器件的相互连接关系与所述第一时钟电压变换模块101中的各器件的相互连接关系相同，不同之处在于:所述第二时钟电压变换模块102中的第二反相器INV2的输入端与电容CO的一端相连接作为所述第二时钟电压变换模块的输入端，而所述第二时钟电压变换模块102中的第一 PMOS晶体管MPl的漏极、第二 PMOS晶体管MP2的栅极和第一 NMOS晶体管MNl的漏极相连接作为所述第二时钟电压变换模块101的输出端，并输出第二时钟输出信号 CKH2。
所述第一时钟电压变换模块和第二时钟电压变换模块的供电端相连接作为所述时钟电路的供电端而接入输入电压VDD。参见图4和图5，所述时钟电路的时钟输出信号CKHl、CKH2根据所述时钟输入信号CK的变化而不同的工作原理如下:当所述时钟输入信号CK为低电平(O)时，所述第一时钟电压变换模块101中的第一 PMOS晶体管MPl关闭，所述第一时钟电压变换模块101中的第二 PMOS晶体管MP2和第一 NMOS晶体管丽I导通，并且所述第一时钟电压变换模块101中的第二 PMOS晶体管MP2的栅极通过第一 NMOS晶体管MNl接地，此时，所述第一时钟电压变换模块101输出的时钟输出信号CKHl为低电平，通过所述第一时钟电压变换模块101中的第二 PMOS晶体管MP2向电容CO充电，直至电容两端的电压为输入电压VDD，其中，所述第一时钟电压变换模块101中的第二 PMOS晶体管MP2的源极处的时钟信号CKM与时钟输入信号CK 一致，而所述时钟输入信号CK经过所述第一时钟电压变换模块101中的第二反相器INV2后的时钟信号CKN，与所述时钟输入信号CK相反；当所述时钟输入信号CK为低电平时，所述第二时钟电压变换模块102中的第二PMOS晶体管MP2和第一 NMOS晶体管丽I关闭，所述第二时钟电压变换模块102中的第一PMOS晶体管MPl导通，那么，所述第二时钟电压变换模块102中的电容CO两端的电压VDD叠加所述第一反相器INVl的输出高电平电压VDD，使得所述第二时钟电压变换模块102输出的时钟输出信号CKH2为所述时钟输入信号CK的两倍，即为2VDD，其中，所述时钟输入信号CK经过所述第一反相器INVl反相后，位于所述第二时钟电压变换模块102中的第二 PMOS晶体管MP2的源极处的时钟信号CKM’，与时钟输入信号CK相反，所述时钟输入信号CK依次经过所述第一反相器INVl、第二反相器INV2后的时钟信号CKN’，与所述时钟输入信号CK一致；当所述时钟输入信号CK为高电平(VDD)时，所述第一时钟电压变换模块101中的第二 PMOS晶体管MP2和第一 NMOS晶体管丽I关闭，所述第一时钟电压变换模块101的第一PMOS晶体管MPl导通，此时，所述第一时钟电压变换模块101中的电容CO两端的电压VDD叠加所述时钟输入信号CK的高电平电压VDD，使得所述第一时钟电压变换模块101输出的时钟输出信号CKHl为所述时钟输入信号CK的两倍，即为2VDD，其中，所述第一时钟电压变换模块101中的时钟信号CKM和时钟信号CKN随所述时钟输入信号CK的变化过程不变；当所述时钟输入信号CK为高电平时，所述第二时钟电压变换模块102中的第一PMOS晶体管MPl关闭，所述第二时钟电压变换模块102中的第二 PMOS晶体管MP2和第一NMOS晶体管丽I导通，并且所述第二时钟电压变换模块102中的第二 PMOS晶体管MP2的栅极通过第一 NMOS晶体管MNl接地，此时，所述第二时钟电压变换模块102输出的时钟输出信号CKH2为低电平，通过所述第二时钟电压变换模块102中的第二 PMOS晶体管MP2向电容CO充电，直至电容两端的电压为输入电压VDD，其中，所述第二时钟电压变换模块102中的时钟信号CKM’和时钟信号CKN’随所述时钟输入信号CK的变化过程不变。由此可见，图5所示的电路仿真波形图与图4所示的理论结果一致，所以本发明提供的时钟电路可以输出大小为时钟输入信号两倍的反相的两个时钟信号。如将所述的时钟电路用于现有的升压调节器，可以解决现有的升压调节器中存在的漏电流问题。
实施例二参见图6和图7，对本发明提供的一种升压稳压器进行详细描述。所述升压稳压器包括本发明所述的时钟电路100、电荷泵模块200、比较模块300、控制逻辑模块400和振荡器 500。所述电荷泵模块200的供电端连接至所述时钟电路100的供电端而接入输入电压VDD以启动开始工作，所述电荷泵模块200与所述时钟电路100连接，可以接收所述时钟电路100输出的第一时钟输出信号CKH1、第二时钟输出信号CKH2，以及输出一高直流电压OUT。具体的，所述电荷泵模200包括第一电荷泵201和第二电荷泵202，所述第一电荷泵201和第二电荷泵202均包括第三PMOS晶体管Tl 1、第四PMOS晶体管T12、第五PMOS晶体管T14和第二 NMOS晶体管T13。其中，所述第一电荷泵201中的第三PMOS晶体管T11、第五PMOS晶体管T14和第二 NMOS晶体管T13的栅极相连接并作为第一电荷泵201的第一输入端CPNl，所述第一电荷泵201中的第四PMOS晶体管T12的栅极作为第一电荷泵201的第二输入端CPP1。所述第二电荷泵201中的第三PMOS晶体管T11、第五PMOS晶体管T14和第二 NMOS晶体T13的栅极相连接作为第二电荷泵202的第一输入端CPN2，所述第二电荷泵202中的第四PMOS晶体管T12作为第二电荷泵202的第二输入端CPP2。进一步地，所述电荷泵模块还包括第一电容CEl、第二电容CE2和第三电容CE3。所述第一电容CEl的两端分别与所述第三PMOS晶体管Tll的漏极和第四PMOS晶体管T12的源极连接，所述第三PMOS晶体管Tll的源极和第四PMOS晶体管T12的漏极相连接并连接至所述电荷泵模块200的供电端，所述第五PMOS晶体管T14的漏极与第四PMOS晶体管T12的源极连接，所述第二 NMOS晶体管T13的漏极与第三PMOS晶体管Tll的漏极连接，所述第五PMOS晶体管T14的源极与第三电容CE3的一端连接并作为所述电荷泵模块200的输出端输出所述高直流电压0UT，所述第二 NMOS晶体管T13的源极与第三电容CE3的另一端连接并连接地GND。所述第二电容CE2的两端分别与所述第三PMOS晶体管Tll的漏极和第四PMOS晶体管T12的源极连接，所述第三PMOS晶体管Tll的源极和第四PMOS晶体管T12的漏极相连接并连接至所述电荷泵模块200的供电端，所述第五PMOS晶体管T14的漏极与第四PMOS晶体管T12的源极连接，第二 NMOS晶体管T13的漏极与第三PMOS晶体管Tll的漏极连接，第五PMOS晶体管T14的源极与第三电容CE3的一端连接至所述电荷泵模块200的输出端，所述第二 NMOS晶体管T13的源极与第三电容CE3的另一端连接并连接地GND。当所述第一电荷泵201的第一输入端和第二输入端分别接收所述时钟电路100输出的第一时钟输出信号CKHl和第二时钟输出信号CKH2时，则所述第二电荷泵202的第一输入端和第二输入端分别接收所述时钟电路100输出的第二时钟输出信号CKH2和第一时钟输出信号CKHl ;当所述第一电荷泵201的第一输入端和第二输入端分别接收所述时钟电路100输出的第二时钟输出信号CKH2和第一时钟输出信号CKHl时，则所述第二电荷泵202的第一输入端和第二输入端分别接收所述时钟电路100输出的第一时钟输出信号CKHl和第二时钟输出信号CKH2。所述 比较模块300包括一采样电阻301和比较器302，所述采用电阻301由第一电阻Rl和第二电阻R2构成，所述第一电阻Rl的一端接收所述高直流电压0UT，所述第一电阻Rl的另一端与所述第二电阻R2的一端相连接并输出一采样信号，所述第二电阻R2的另一端接地，所述比较器302的反相输入端与所述采样信号连接，所述比较器302的同相输入端与一基准电压VREF连接。所述比较模块300与电荷泵模块200的输出端连接，当所述电荷泵模块200开始工作并输出所述高直流电压OUT时，所述采样电阻301响应所述高直流电压OUT而产生所述采样信号，当所述采样信号大于基准电压VREF时，所述比较器302输出的比较结果为0，当所述采样信号不大于基准电压VREF时，所述比较器302输出的比较结果为I。所述控制逻辑模块400与所述比较模块300连接，当所述控制逻辑模块400接收到的比较结果为O时，输出使所述振荡器500停止工作的控制信号，当所述控制逻辑模块400接收到的比较结果为I时，输出使所述振荡器500仍继续工作的控制信号。进一步的，所述控制逻辑模块400还可以接收一使能端ENB，当所述使能端ENB使能时，所述控制逻辑模块400输出的一控制使能端ENB’使能，使所述第一电荷泵和第二电荷泵使能；当所述使能端ENB不使能时，所述控制逻辑模块400输出的控制使能端ENB’也不使能，则所述第一电荷泵和第二电荷泵不使能。所述振荡器500的供电端连接至所述时钟电路100的供电端而接入输入电压VDD以启动开始工作，所述振荡器500与控制逻辑模块400和时钟电路100连接，当所述振荡器500接收到的控制信号为停止信号时，所述振荡器500停止工作，从而控制所述时钟电路100也停止工作，直到所述比较模块300接收的高直流电压OUT的采样信号不大于基准电压VREF,所述振荡器500又重新控制时钟电路开始工作；当所述振荡器500接收到的控制信号为工作信号时,所述振荡器500工作,从而控制所述时钟电路100处于工作状态。在本实施例中，所述比较器302输出的比较结果也可以为0，则输出使所述振荡器500仍继续工作的控制信号；所述比较器302输出的比较结果也可以为1，则输出使所述振荡器500停止工作的控制信号。在实际电路中，将所述输入电源VDD分成两组电源以减小噪声，一组启动电荷泵模块，一组同时启动时钟电路、振荡器和控制逻辑模块。在本实施例中，仅做原理性阐述，但不用于限定本发明中各模块的输入电流。因此，如所述第一电荷泵201的第一输入端和第二输入端分别接收所述第一时钟输出信号CKHl和第二时钟输出信号CKH2,而所述第二电荷泵202的第一输入端和第二输入端分别接收所述第二时钟输出信号CKH2和第一时钟输出信号CKHl时，则当所述时钟输入信号CK为低电平时,所述第一时钟输出信号CKHl为低电平,所述第二时钟输出信号CKH2为所述时钟输入信号CK的两倍，则所述第一电荷泵201实现充电过程，而所述第二电荷泵202输出所述高直流电压，当所述时钟输入信号CK为高电平时，所述第一时钟输出信号CKHl为所述时钟输入信号CK的两倍，所述第二时钟输出信号CKH2为低电平，则所述第一电荷泵201输出所述高直流电压，而所述第二电荷泵202实现充电过程；如所述第一电荷泵201的第一输入端和第二输入端分别接收所述第二时钟输出信号CKH2和第一时钟输出信号CKH1,而所述第二电荷泵202的第一输入端和第二输入端分别接收所述第一时钟输出信号CKHl和第二时钟输出信号CKH2时，则当所述时钟输入信号CK为低电平时，所述第一时钟输出信号CKHl为所述时钟输入信号CK的两倍，所述第二时钟输出信号CKH2为低电平，则所述第一电荷泵201输出所述高直流电压，而所述第二电荷泵202实现充电过程，当所述时钟输入信号CK为高电平时，所述第一时钟输出信号CKHl为低电平，所述第二时钟输出信号CKH2为所述时钟输入信号CK的两倍，则所述第一电荷泵201实现充电过程，而所述第二电荷泵202输出所述高直流电压。可见，无论所述时钟输入信号CK是为低电平还是高电平，所述升压调节器中的第一电荷泵201和第二电荷泵202交替实现充电过程或输出所述高直流电压0UT，而包括所述第一电荷泵201和第二电荷泵202的电荷泵200始终会输出两倍于时钟输入信号的所述高直流电压OUT。所以，本发明的所述升压调节器不存在现有技术中的升压稳压器时钟周期浪费、高直流电压不稳定且输出电压不高的问题，提高了升压调节器的工作效率。本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的系统而言，由于与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包括这些改动和变型在内。
权利要求
1.一种时钟电路，其特征在于，包括: 第一时钟电压变换模块，用于响应当时钟输入信号为高电平而输出大小为所述时钟输入信号两倍的第一时钟输出信号； 第一反相器，所述第一反相器的输入端与第一时钟电压变换模块相连接，用于将所述时钟输入信号反相输出；以及 第二时钟电压变换模块，所述第二时钟电压变换模块与第一反相器的输出端连接，用于响应当时钟输入信号为低电平而输出大小为所述时钟输入信号两倍的第二时钟输出信号。
2.根据权利要求1所述的时钟电路，其特征在于， 每个所述时钟电压变换模块均包括电容、第二反相器、第一 PMOS晶体管、第二 PMOS晶体管和第一 NMOS晶体管， 在每个所述时钟电压变换模块中，所述第二反相器的输入端与电容的一端相连接为所述时钟电压变换模块的输入端，所述第二反相器的输出端、第一 PMOS晶体管的栅极和第一NMOS晶体管的栅极相连接，所述电容的另一端、第一 PMOS晶体管的源极和第二 PMOS晶体管的源极相连接，所述第二 PMOS晶体管的漏极为所述时钟电压变换模块的供电端，所述第一 NMOS晶体管的源极接地，所述第一 PMOS晶体管的漏极、第二 PMOS晶体管的栅极和第一NMOS晶体管的漏极相连接为所述时钟电压变换模块的输出端， 其中，每个所述时钟电压变换模块的供电端相连接为所述时钟电路的供电端而接入输入电压。
3.根据权利要求2所述的时钟电路，其特征在于， 当所述时钟输入信号为低电平时，所述第一时钟电压变换模块中的第一 PMOS晶体管关闭而第二 PMOS晶体管和第一 NMOS晶体管导通,所述第一时钟电压变换模块中的电容两端充电至输入电压大小，所述第一时钟输出信号为低电平， 所述第二时钟电压变换模块中的第二PMOS晶体管和第一NMOS晶体管关闭而第一PMOS晶体管导通，所述第二时钟输出信号为所述时钟输入信号的两倍； 当所述时钟输入信号为高电平时，所述第一时钟电压变换模块中的第二 PMOS晶体管和第一 NMOS晶体管关闭而第一 PMOS晶体管导通，所述第一时钟输出信号为所述时钟输入信号的两倍， 所述第二时钟电压变换模块中的第一PMOS晶体管关闭而第二 PMOS晶体管和第一 NMOS晶体管导通，所述第二时钟电压变换模块中的电容两端充电至输入电压大小，所述第二时钟输出信号为低电平。
4.根据权利要求1所述的时钟电路，其特征在于，所述第一时钟输出信号与所述第二时钟输出信号相反。
5.一种升压稳压器，其特征在于，包括: 如权利要求1至4任意一项所述的时钟电路； 电荷泵模块，所述电荷泵模块与所述时钟电路连接，用于响应所述时钟电路输出的第一时钟输出信号和第二时钟输出信号而输出一高直流电压； 比较模块，所述比较模块与电荷泵模块连接，用于响应所述高直流电压的采样信号而输出一比较结果；控制逻辑模块，所述控制逻辑模块与比较模块连接，用于响应所述比较结果而输出一控制信号；以及 振荡器，所述振荡器与控制逻辑模块和时钟电路连接，用于响应所述控制信号而控制所述时钟电路的工作； 其中，所述电荷泵模块和振荡器的供电端分别与时钟电路的供电端相连接。
6.根据权利要求5所述的升压稳压器，其特征在于，所述电荷泵模块包括: 第一电荷泵和第二电荷泵，所述第一电荷泵和第二电荷泵均包括第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管和第二 NMOS晶体管，其中， 所述第一电荷泵中的第三PMOS晶体管、第五PMOS晶体管和第二 NMOS晶体管的栅极相连接作为第一电荷泵的第一输入端，所述第一电荷泵中的第四PMOS晶体管的栅极作为第一电荷泵的第二输入端，所述第一电荷泵的第一输入端和第二输入端分别与所述第一时钟输出信号和第二时钟输出信号中的一个连接， 所述第二电荷泵中的第三PMOS晶体管、第五PMOS晶体管和第二 NMOS晶体的栅极相连接作为第二电荷泵的第一输入端，所述第二电荷泵中的第四PMOS晶体管作为第二电荷泵的第二输入端，所述第二电荷泵的第一输入端和第二输入端与所述第一电荷泵的第一输入端和第二输入端接入的第一时钟输出信号和第二时钟输出信号相反。
7.根据权利要求6的所述的升压稳压器，其特征在于，所述时钟输入信号为低电平或高电平时，所述升压调节器中的第一电荷泵和第二电荷泵交替实现充电过程或输出所述高直流电压。
8.根据权利要求7所述的升压稳压器，其特征在于， 所述电荷泵模块还包括第一 电容、第二电容和第三电容， 所述第一电容的两端分别与所述第三PMOS晶体管的漏极和第四PMOS晶体管的源极连接，所述第三PMOS晶体管的源极和第四PMOS晶体管的漏极相连接并连接至所述电荷泵模块的供电端，所述第五PMOS晶体管的漏极与第四PMOS晶体管的源极连接，所述第二 NMOS晶体管的漏极与第三PMOS晶体管的漏极连接，所述第五PMOS晶体管的源极与第三电容的一端连接并输出所述高直流电压，所述第二 NMOS晶体管的源极与第三电容的另一端连接并连接地， 所述第二电容的两端分别与所述第三PMOS晶体管的漏极和第四PMOS晶体管的源极连接，所述第三PMOS晶体管的源极和第四PMOS晶体管的漏极相连接并连接至所述电荷泵模块的供电端，所述第五PMOS晶体管的漏极与第四PMOS晶体管的源极连接，所述第二 NMOS晶体管的漏极与第三PMOS晶体管的漏极连接，所述第五PMOS晶体管的源极与第三电容的一端连接并输出所述高直流电压，所述第二 NMOS晶体管的源极与第三电容的另一端连接并连接地。
9.根据权利要求5的所述的升压稳压器，其特征在于，所述比较模块包括: 采样电阻，用于响应所述高直流电压而产生采样信号；以及 比较器，所述比较器的反相输入端与所述采样信号连接，所述比较器的同相输入端与一基准电压连接，所述比较器用于比较所述采样信号和基准电压的大小而输出控制信号。
全文摘要
本发明提出一种时钟电路以及升压稳压器，时钟电路包括第一时钟电压变换模块，用于响应当时钟输入信号为高电平而输出大小为时钟输入信号两倍的第一时钟输出信号；第一反相器，第一反相器的输入端与第一时钟电压变换模块相连接，用于将时钟输入信号反相输出；以及第二时钟电压变换模块，第二时钟电压变换模块与第一反相器的输出端连接，用于响应当时钟输入信号为低电平而输出大小为时钟输入信号两倍的第二时钟输出信号，从而产生大小为时钟输入信号两倍的反相的两个时钟信号，当时钟电路用于升压调节器可解决升压调节器中存在的漏电流的问题，以及解决在现有的时钟电路作用下升压调节器工作效率不高的问题。
文档编号H02M3/155GK103248223SQ20131015712
公开日2013年8月14日 申请日期2013年4月28日 优先权日2013年4月28日
发明者秦义寿 申请人:上海宏力半导体制造有限公司