静电钳位电路和芯片的制作方法

本发明实施例涉及电路领域，尤其涉及一种静电钳位电路和芯片。

背景技术：

1、静电泄放（electrical static discharge，esd）是集成电路可靠性要求里非常重要的部分。静电的特点是电压非常高，可以达到几百甚至上千伏，且静电电流的峰值电流很大，为1安培～10安培，但静电的持续时间一般很短，一般在几纳秒到几微秒，另外静电电压电流的上升时间非常快，是一个瞬时发生、持续时间很短的事件。

2、在集成电路中，静电泄放保护通常由电静电检测电路、反相器和n型金属-氧化物-半导体（n-metal-oxide-semiconductor，nmos）导通器件组成，检测电路在检测到电源电压上存在静电时，提高nmos管的栅极电压，导通nmos管，从而泄放静电电流，以将电源端和接地端之间的压差钳位在预设的安全范围内。

3、然而，现有的静电钳位电路的性能仍有待提高。

技术实现思路

1、本发明实施例解决的问题是提供一种静电钳位电路和芯片，能够提高静电钳位电路的性能。

2、为解决上述问题，本发明实施例提供了一种静电钳位电路，包括：

3、静电检测单元，耦接于电源电压信号与地电压信号之间，适于基于所述电源电压信号确定存在静电时，生成静电保护信号；

4、驱动单元，与所述静电检测单元耦接，适于在接收到所述静电保护信号时，生成第一控制信号；还适于在所述电源电压信号出现毛刺时，生成第二控制信号；

5、静电泄放单元，与所述驱动单元耦接，适于在接收到所述第一控制信号时导通，以对静电电流进行泄放；还适于在接收到所述第二控制信号时保持关闭。

6、可选地，所述静电检测单元包括第一电阻和第一电容；

7、所述第一电阻的第一端用于接收所述电源电压信号，所述第一电阻的第二端与所述第一电容的第一端耦接，且作为所述静电检测单元的输出节点或与所述静电检测单元的输出节点耦接，所述第一电容的第二端用于接收所述地电压信号。

8、可选地，所述静电检测单元的时间常数小于所述电源电压信号的上电时间且大于所述静电的上电时间。

9、可选地，所述驱动单元包括第一晶体管和至少两个第二晶体管；

10、所述第一晶体管的栅端与所述第二晶体管的栅端耦接，所述第一晶体管的源端用于接收电源电压信号，所述第一晶体管的漏端与所述第二晶体管的漏端耦接，所述第二晶体管的源端用于接收所述地电压信号。

11、可选地，所述第一晶体管为pmos晶体管，所述第二晶体管为nmos晶体管。

12、可选地，所述驱动单元还包括第二反相器和第二电阻；

13、所述第二反相器的输入节点作为所述驱动单元的输入节点或与所述驱动单元的输入节点耦接，所述第二反相器的输出节点与所述第二电阻的第一端耦接，用于作为所述驱动单元的输出节点或与所述驱动单元的输出节点耦接，所述第二电阻的第二端用于接收所述地电压信号。

14、可选地，所述第二反相器包括第三晶体管与第四晶体管；

15、所述第三晶体管的栅端与所述第四晶体管的栅端耦接，用于作为第二反相器的输入节点，所述第三晶体管的源端用于接收电源电压信号，所述第三晶体管的漏端与所述第四晶体管的漏端耦接，用于作为所述第二反相器的输出节点，所述第四晶体管的源端用于接收所述地电压信号。

16、可选地，所述第三晶体管为pmos晶体管，所述第四晶体管为nmos晶体管。

17、可选地，所述静电泄放单元包括多个第五晶体管；

18、所述第五晶体管的栅端用于接收所述第一控制信号或第二控制信号，所述第五晶体管的源端用于接收所述地电压信号，所述第五晶体管的漏端用于接收所述电源电压信号。

19、可选地，所述第五晶体管为nmos晶体管。

20、相应地，本发明实施例还提供一种芯片，包括如上述任一项所述的静电钳位电路。

21、与现有技术相比，本发明实施例的技术方案具有以下优点：

22、本发明实施例提供的静电钳位电路，包括：静电检测单元，耦接于电源电压信号与地电压信号之间，适于基于所述电源电压信号确定存在静电时，生成静电保护信号；驱动单元，与所述静电检测单元耦接，适于在接收到所述静电保护信号时，生成第一控制信号；还适于在所述电源电压信号出现毛刺时，生成第二控制信号；静电泄放单元，与所述驱动单元耦接，适于在接收到所述第一控制信号时导通，以对静电电流进行泄放；还适于在接收到所述第二控制信号时保持关闭。

23、本发明实施例提供的静电钳位电路，采用驱动单元在所述电源电压信号出现毛刺时，生成第二控制信号，使得所述静电泄放单元在第二控制信号的控制下保持关闭，能够避免电源电压信号出现毛刺时所述静电泄放单元的误触发导致所述静电泄放单元的损毁，相应有助于提高静电钳位电路的性能。

技术特征：

1.一种静电钳位电路，其特征在于，包括：

2.如权利要求1所述的静电钳位电路，其特征在于，所述静电检测单元包括第一电阻和第一电容；

3.如权利要求2所述的静电钳位电路，其特征在于，所述静电检测单元的时间常数小于所述电源电压信号的上电时间且大于所述静电的上电时间。

4.如权利要求2所述的静电钳位电路，其特征在于，所述驱动单元包括第一晶体管和至少两个第二晶体管；

5.如权利要求4所述的静电钳位电路，其特征在于，所述第一晶体管为pmos晶体管，所述第二晶体管为nmos晶体管。

6.如权利要求1所述的静电钳位电路，其特征在于，所述驱动单元还包括第二反相器和第二电阻；

7.如权利要求6所述的静电钳位电路，其特征在于，所述第二反相器包括第三晶体管与第四晶体管；

8.如权利要求7所述的静电钳位电路，其特征在于，所述第三晶体管为pmos晶体管，所述第四晶体管为nmos晶体管。

9.如权利要求1所述的静电钳位电路，其特征在于，所述静电泄放单元包括多个第五晶体管；

10.如权利要求9所述的静电钳位电路，其特征在于，所述第五晶体管为nmos晶体管。

11.一种芯片，其特征在于，包括如权利要求1-10任一项所述的静电钳位电路。

技术总结
一种静电钳位电路和芯片，所述静电钳位电路包括：静电检测单元，耦接于电源电压信号与地电压信号之间，适于基于所述电源电压信号确定存在静电时，生成静电保护信号；驱动单元，与所述静电检测单元耦接，适于在接收到所述静电保护信号时，生成第一控制信号；还适于在所述电源电压信号出现毛刺时，生成第二控制信号；静电泄放单元，与所述驱动单元耦接，适于在接收到所述第一控制信号时导通，以对静电电流进行泄放；还适于在接收到所述第二控制信号时保持关闭。本发明技术方案能够避免电源电压信号出现毛刺时所述静电泄放单元的误触发导致所述静电泄放单元的损毁，相应有助于提高静电钳位电路的性能。

技术研发人员：杨耕,梁红振
受保护的技术使用者：芯耀辉科技有限公司
技术研发日：
技术公布日：2024/1/16