专利名称：时钟产生电路、与主机通信的装置、通信系统和用于产生输出时钟信号的方法
技术领域：
本发明有关于一种时钟产生电路，特别是有关于一种时钟产生电路、与主 机通信的装置、通信系统和用于产生输出时钟信号的方法。
背景技术：
图l表示现有发射装置l的示意图，发射装置l包括发射器10、锁相环(Phase Lock Loop, PLL) 11以及时钟产生器12。时钟产生器12产生参考时钟信号 CLKref给PLL 11。 PLL 11冲艮据参考时钟信号CLKref产生时钟信号TXCLK， 发射器10则根据时钟信号TXCLK来传输数据。由于时钟信号TXCLK是根据 参考时钟信号CLKref而产生，因此，时钟信号TXCLK的以百万分之一(parts per million, ppm)为单位的频率差异范围(以下称为频率ppm范围)受到参考时 钟信号CLKref的频率所支配，例如，串行先进技术附件(Serial Advanced Technology Attachment, SATA)规格书(specification)限制在不使用展频时钟 (Spread Spectrum Clock, SSC)成分时，输出时钟频率在+A350ppm范围之内。高 速连接的规冲各书通常会定义传输数据的频率ppm范围。若参考时钟信号CLKref 的频率不符合规格书所定义的频率ppm范围，时钟信号TXCLK的频率则难以 符合所定义的频率ppm范围，从而使得最后传输的数据也无法满足规格书的要 求。
一般而言，时钟产生器12可以通过板上(on-board)时钟源来实现，例如 晶体或谐振器。晶体具有集中的频率ppm范围，但与谐振器相比，晶体的成本 较高。另一方面，虽然谐振器是用来实施时钟产生器12的一个成本较低的选择， 但难以控制谐振器频率以使其符合要求规格书所定义的频率ppm范围。因此， 若为低成本实施而使用谐振器，参考时钟信号CLKref的频率很可能无法符合所 定义的频率ppm范围。
因此，期望提供一种用于发射器的时钟产生装置，其使用低成本参考时钟 产生器，且其产生的时钟信号的频率能符合规格书所定义的频率ppm范围，使得发射器的输出数据满足规格书的要求。
发明内容
为解决现有技术无法同时满足低成本与频率要求的技术问题，本发明提供 时钟产生电路、与主机通信的装置、通信系统和用于产生输出时钟信号的方法。 本发明提供一种时钟产生电路，用于发射器，其中该发射器根据输出时钟
信号传输数据，该时钟产生电路包含锁相环，用于接收第一时钟信号并产生 该输出时钟信号，其中，该锁相环才艮据控制信号调整该输出时钟信号的该频率；
以及校准器，用于接收该输出时钟信号和第二时钟信号，在该输出时钟信号与 第二时钟信号间执行频率校准，并根据该频率校准的结果产生该控制信号。
本发明另提供一种与主机通信的装置，包含接收器，用于从该主机接收 并恢复主机数据，以产生主机时钟信号；锁相环，用于接收本地时钟信号，受 控制信号控制，并根据该本地时钟信号和该控制信号产生输出时钟信号；校准 器，用于接收该输出时钟信号和该主机时钟信号，在该输出时钟信号和该主机 时钟信号间操作频率校准，并根据该频率校准的结果产生该控制信号，其中， 该锁相环根据该控制信号调整该输出时钟信号的该频率；以及发射器，用于根 据该输出时钟信号传输装置凄t据。
本发明还提供一种通信系统，包含主机，包含主机发射器和主机接收器， 其中该主机发射器传输主机数据；以及装置，用于与该主机通信并接收该主机 数据，该装置包含装置接收器、时钟单元、锁相环、校准器和装置发射器，其 中，该装置接收器用于接收并恢复该主机数据，以产生主机时钟信号；该时钟 单元用于产生本地时钟信号；该锁相环用于接收该本地时钟信号，并根据该本 地时钟信号和控制信号产生输出时钟信号；该校准器用于接收该输出时钟信号 和该主机时钟信号，在该输出时钟信号和该主机时钟信号间操作频率校准，并 根据该频率校准的结果产生该控制信号，其中，该锁相环根据该控制信号调整 该输出时钟信号的该频率；以及，该装置发射器用于根据该输出时钟信号传输 装置lt据至该主机发射器。
本发明又提供一种用于产生输出时钟信号的方法，用于一发射器以传输数 据，该方法包含接收第一时钟信号；用锁相环处理该第一时钟信号，并输出 相应的该输出时钟信号；以及用第二时钟信号校准该输出时钟信号，并为该锁相环产生校准结果；其中，该输出时钟信号根据该校准结果追踪该第二时钟信 号。
本发明可确保信号频率在要求规格书所定义的范围内。
图l表示现有发射装置的示意图。
图2表示根据本发明实施例的时钟产生电路的示意图。
图3是校准器的示例实施例。
图4展示通信系统的示例实施例。
图5A是图4通信系统的细节的实施例示意图。
图5B是图4通信系统的细节另一实施例的示意图。
图5C展示图5B信号的波形。
图6是N分数PLL实施例的示意图。
图7是基于数字延迟线的N分数PLL实施例的示意图。
图8是基于数字延迟线的N分数PLL另 一实施例的示意图。
图9是用于产生输出时钟信号方法的实施例的流程图。
具体实施例方式
在说明书及后续的权利要求当中使用了某些词汇来指称特定元件。所属领 域中具有通常知识者应可理解，制造商可能会用不同的名词来称呼同 一个元件。 本说明书及后续的权利要求并不以名称的差异来作为区分元件的方式，而是以 元件在功能上的差异来作为区分的准则。在通篇说明书及后续的请求项当中所 提及的"包括，，和"包含"为一开放式的用语，故应解释成"包含但不限定于"。以夕卜， "耦接"一词在此包含任何直接及间接的电性连接手段。间接的电性连接手段包括 通过其它装置进行连接。
本发明的实施例提供时钟产生电路。在图2所示的时钟产生电路的实施例 中，时钟产生电路2产生输出时钟信号CLKout，并将输出时钟信号CLKout提 供至发射器TXu按照期望，输出时钟信号CLKout应符合要求规格书所定义的 频率ppm范围。发射器TX根据输出时钟信号CLKout传输数据。参考图2，时 钟产生电路2包含PLL 21和校准器22,以接收时钟信号CLK20和时钟信号CLK21 (时钟信号CLK21可以是精确时钟信号)，用于产生输出时钟信号 CLKout。此外，时钟单元20用以产生输入至PLL21的时钟信号CLK20。在此 实施例中，时钟单元20可以通过板上时钟源(例如晶体、谐振器或环形振荡器) 来实现，因此时钟信号CLK20可用作本地时钟信号。PLL21接收作为本地时钟 信号的时钟信号CLK20。 PLL21进一步受到控制信号Scol的控制，并根据时钟 信号CLK20 (此实施例中本地时钟信号CLK20可以是参考时钟信号)和控制信 号Scol产生输出时钟信号CLKout。具体而言，根据控制信号Scol， PLL 21调 整时钟信号CLK20的频率，以产生输出时钟信号CLKout。校准器22接收输出 时钟信号CLKout以及时钟信号CLK21 。在此实施例中，典型的时钟信号CLK21 是由时钟产生电路2之外的外部装置提供的，而非由时钟产生电路2的板上时 钟或内部产生的时钟所提供，且时钟信号CLK21的频率精确符合所定义的频率 ppm范围。
当时钟信号CLK20的频率不符合所定义的频率ppm范围时，则基于时钟信 号CLK20产生的输出时钟信号CLKout的频率通常也不太符合所定义的频率 ppm范围。在此实施例中，校准器22经由配置对输出时钟信号CLKout和时钟 信号CLK21实施校准，并根据校准结果产生控制信号Scol。接着，PLL21根据 控制信号Scol调整输出时钟信号CLKout的频率。因此，时钟产生电路2可视 为校准回路，用于从时钟单元20接收时钟信号CLK20，并接收符合所定义的频 率ppm范围的时钟信号CLK21。校准回路产生输出时钟信号CLKout,输出时 钟信号CLKout由此根据校准结果追踪时钟信号CLK21。
在一些实施例中，在校准器22接收时钟信号CLK21之前，PLL 21根据时 钟信号CLK20产生输出时钟信号CLKout。在校准器22接收时钟信号CLK21 之后，当才艮据时钟信号CLK20产生的输出时钟信号CLKout的频率不符合发射 器的规格书所要求的频率ppm范围时，PLL 21切换至根据时钟信号CLK21产 生输出时钟信号CLKout。根据时钟单元20的类型或质量，可以手动(manually) 选择时钟信号CLK21或精确时钟信号CLK20输入至PLL 21。例如，若时钟单 元20不是可产生高质量时钟信号CLK21的合格时钟产生器，用户可经由多任 务器(图中未示出)手动选择精确时钟信号CLK20。在其它实施例中，可由例 如比较器的决定单元(图中未示出)产生切换信号。决定单元侦测并决定输出时钟信号CLKout是否符合所定义的频率ppm范围，由此产生切换信号。因此， 时钟信号CLK21与精确时钟信号CLK20之间的选择可以自动(automatically)操 作或者在线(on-line):燥作。
此外，在时钟产生电路2的一个实施例中进一步配置分频器25 (可以是第 一分频器)和分频器27 (可以是第二分频器)。分频器25接收时钟信号CLK21, 并以预设值M对时钟信号CLK21分频，以产生已分频时钟信号S25。分频器 27接收输出时钟信号CLKout,并以预设值N对输出时钟信号CLKout分频，以 产生已分频时钟信号S27。因此，分频器25和分频器27用于调整时钟信号CLK21 和输出时钟信号CLKout至相同频域。例如，若时钟信号CLK21频率为100MHz， 而输出时钟信号CLKout频率为1MHz,则预"&^f直M和N可分别设为10和0.1 ， 使已分频时钟信号S25和已分频时钟信号S27均达到10MHz这一相同频域。
应当注意，预设值M和N可选择为1。但是，当分频器25和分频器27的 预设值选择为1时，分频器25和分频器27就是不必要的，可以从时钟产生电 路2中省略。这样，校准器22直接接收时钟信号CLK21和输出时钟信号CLKout。 另外，在其它实施例中，分频器25和分频器27可配置于校准器22之内，并以 相同功能操作，此处为简洁省略相关描述。
此外，可以用锁频环(frequency locked loop,图未示)代替PLL21，以产 生输出时钟信号CLKout。此处为简洁省略相关细节。
图3是冲吏准器22的示例实施例。校准器22包含频率侦测器32、计算单元 33、增益级34和滤波器35。频率侦测器32接收已分频时钟信号S25和已分频 时钟信号S27。频率侦测器32确定已分频时钟信号S25、已分频时钟信号S27 哪一个频率较高，并根据确定结果产生侦测信号S32a和侦测信号S32b。计算单 元33 (例如加法器或减法器)是用于对侦测信号S32a和侦测信号S32b进行计 算。
当频率侦测器32侦测到来自时钟信号CLK21的已分频时钟信号S25的频 率高于来自输出时钟信号CLKout的已分频时钟信号S27的频率(换言之，输出 时钟信号CLKout的频率^f氐于时钟信号CLK21的频率)时，频率侦测器32与计 算单元33合作以改变侦测信号S32a的导出值，4吏得侦测信号S32a的导出值大 于侦测信号S32b的导出值。计算单元33从侦测信号S32a中减去侦测信号S32b,以产生具有正值的计算信号S33。增益级34处理计算信号S33，接着，滤波器 35对已放大的计算信号S33进行滤波，以产生控制信号Scol。这时，根据具有 正值的计算信号S33，控制信号Sco的导出值变大，使得PLL21根据具有更大 值的控制信号Scol增大输出时钟信号CLKout的频率。
与之相反，当频率侦测器32侦测到来自时钟信号CLK21的已分频时钟信 号S25的频率低于来自输出时钟信号CLKout的已分频时钟信号S27的频率(换 言之，输出时钟信号CLKout的频率高于时钟信号CLK21的频率)时，频率侦 测器32与计算单元33合作以改变侦测信号S32b的导出值，使得侦测信号S32b 的导出值大于侦测信号S32a的导出值。计算单元33从侦测信号S32a中减去侦 测信号S32b,以产生具有负值的计算信号S33。增益级34处理计算信号S33， 接着，滤波器35对已放大的计算信号S33进行滤波，以产生控制信号Scol。这 时，根据具有负值的计算信号S33，控制信号Scol的导出值变小，使得PLL21 根据具有更小值的控制信号Scol减小输出时钟信号CLKout的频率。
在一些实施例中，频率侦测器32和计算单元33可实现为一个单一元件， 例如一个侦测/计算单元(未示出)。因此，侦测/计算单元产生计算信号S33，以 指示已分频时钟信号S25与已分频时钟信号S27的差异。另外，在其它实施例 中，增益级34可以省略，也可与计算单元33实现为一个单一元件，例如计算/ 增益单元(未示出)。因此，计算/增益单元可计算侦测信号S32a与侦测信号S32b, 并调整侦测信号S32a与侦测信号S32b的增益，以供滤波器35的进一步处理。
才艮据上述实施例，发射器TX根据输出时钟信号CLKout传输数据。为符合 所定义的频率ppm范围，根据输出时钟信号CLKout与时钟信号CLK21之间的 校准来调整输出时钟信号CLKout的频率。详言之，输出时钟信号CLKout通过 时钟产生电路2追踪时钟信号CLK21。另外，输出时钟信号CLKout的频率随 时钟信号CLK21的频率变化，进一步，伴随校准后某种程度的电路延迟，输出 时钟信号CLKout的频率近似等于时钟信号CLK21的频率。因此，即使时钟单 元20是用较便宜的元件实现，该元件自身难以控制以符合所定义的频率ppm范 围，输出时钟信号CLKout仍然可以符合所定义的频率ppm范围。因此，发射 器TX传输的数据符合规格书的要求。
此外，频率侦测器32可由相位-频率侦测器代替，相位-频率侦测器用于侦测已分频时钟信号S25与已分频时钟信号S27之间的相位和频率差异。也就是 说，相位-频率侦测器用于确定已分频时钟信号S25与已分频时钟信号S27的哪 一个超前于另一个，由此，校准器22用侦测结果执行;f交准过程。
在一些实施例中，如图2所示的时钟产生电i 各2可应用于通信系统，例如 SATA系统。图4展示通信系统的示例实施例。参考图4,通信系统4包含主机 40和装置41。主机40包含主机发射器400和主机接收器401。装置41包含装 置发射器410、装置接收器411和时钟产生电路412。主机40的主机发射器400 将主机数据DH传输至装置41的装置接收器411。时钟产生电路412产生输出 时钟信号CLKout,装置41的装置发射器410根据输出时钟信号CLKout传输装 置数据DD至主机40的主机接收器401 。
图5A是图4通信系统的细节的实施例示意图。参考图5A，装置接收器411 包含时钟数据恢复电路413。时钟产生电路412可通过与图2的时钟产生电路2 相同的元件来实现。时钟产生电路412和时钟产生电路2的相同元件用相同标 号标示，且实施相同的操作。在图5A的实施例中，时钟数据恢复电路413从主 机发射器400接收主机数据DH，并恢复主机数据DH以产生主机时钟信号 CLKH,其中，与校准器22所接收的时钟信号CLK21 —样，主机时钟信号CLKH 也用作精确时钟信号。输出时钟信号CLKout的频率随主才几时钟信号CLKH的 频率变化，进一步，输出时钟信号CLKout的频率等于主才几时钟信号CLKH的 频率。在实践中，主机时钟信号CLKH符合通信系统4要求的规格书所定义的 频率ppm范围，因此，输出时钟信号CLKout也符合所定义的频率ppm范围。 由此，从装置发射器410传输至主机接收器401的装置数据DD符合所要求的 频率ppm范围。
另外，由于时钟调整是由PLL 21和校准器22形成的闭合反馈回路来实施， 且PLL 21和校准器22配置在一起以实施低通滤波器的效果，因此限制了来自 主机数据DH的抖动(jitter),进一步，时钟数据恢复电路413导致的抖动也减少 了 。釆用闭合反馈回路也限制了输出时钟信号CLKout产生的噪声。
在一些实施例中，主机时钟信号CLKH可包含SSC成分。这种情况下，由 于输出时钟信号CLKout的频率随主机时钟信号CLKH的频率变化，则根据输 出时钟信号CLKout从装置发射器410传输的装置数据DD也包含SSC成分。图5B是图4通信系统的细节另一实施例的示意图。参考图5B,与图5A相 比，通信系统4进一步包含信号侦测单元45。在一些实施例中，主机发射器400 间歇的产生主机数据DH,信号侦测单元45则用于侦测主机数据DH的产生， 以控制校准器22的动作。当侦测到不存在主机数据DH时，信号侦测单元45 产生标志(flag)信号S45至校准器22(或者设定输出至校准器22的标志信号S45 为第一电势，例如高电势)，用于阻止校准器22执行输出时钟信号CLKout与主 机时钟信号CLKH间的频率校准。与之相反，当侦测到存在主机数据DH时， 信号侦测单元45不产生标志信号S45至校准器22(或者设定标志信号S45为第 二电势，例如低电势)，接着，校准器22执行输出时钟信号CLKout与主机时钟 信号CLKH间的频率4交准。
图5C展示图5B信号的波形。波形以如下例子描述通信系统初始化上电 (power on )之后，输出时钟信号CLKout经由频率校准从较低的装置初始时钟 频率Fini开始增大，以到达主机时钟频率FH。首先，由于主机时钟信号CLKH 通过时钟数据恢复电路413根据主机数据DH被恢复，则当主机数据DH不存在 时，主机时钟信号CLKH的频率不等于主机时钟频率FH。换言之，在主机数据 DH不存在期间，主机时钟信号CLKH会漂移(drift)至错误的频率。这时，若校 准器22基于具有错误频率的主机时钟信号CLKH执行频率校准，校准器22就 不能产生正确的控制信号Scol以控制PLL 21产生正确的输出时钟信号CLKout。 因此，校准器22不能有效率的产生正确的输出时钟信号CLKout。
为避免这种情况，使用根据主机数据DH是否存在而产生的标志信号S45 的电势改变来控制校准器22是否执行频率校准。如图5C的曲线501所示，当 主机数据DH存在时，主机时钟信号CLKH的频率等于主机时钟频率FH的频 率。这时，标志信号S45位于低电势，因此校准器22执行频率校准，且输出时 钟信号CLKout的频率开始增加，以追踪主才几时钟信号CLKH的频率。当主才几 数据DH不存在时，如图中网状标记所示，主才几时钟信号CLKH的频率不等于 主机时钟频率FH的频率。这时，标志信号S45变为高电势，使校准器22停止 执行频率校准，且输出时钟信号CLKout的频率保持不变，等待执行下一次频率 校准，以继续追踪主才几时钟信号CLKH的频率。在执行几次频率校准之后，输 出时钟信号CLKout在时间点Tl追上主机时钟信号CLKH,即具有与主才几时钟信号CLKH相同的频率。
相反，若没有使用根据主机数据DH是否存在而产生的标志信号S45来控 制校准器22执行频率校准，当主机数据DH不存在时，校准器22可能根据错 误的主机时钟信号CLKH执行频率校准。在如图5C曲线505所示的例子中，当 主机数据DH不存在时，输出时钟信号CLKout的频率变小。因此，输出时钟信 号CLKout追上主机时钟信号CLKH的时间点/人Tl推迟至T2。
在图2和图5所示的实施例中，PLL 21可实施为如图6所示的N分数 (fractional-N)PLL，或者如图7、图8所示的基于数字延迟线(digital delay lined based)的N分数PLL。图6是N分数PLL实施例的示意图。参考图6, N分数 PLL 6包含相位-频率侦测器60,电荷泵61,滤波器62，压控振荡器(VCO)63 和具有分数控制端Tfr的1/N分频器64。相位-频率侦测器60接收作为参考时钟 信号的时钟信号CLK20,并进一步接收反馈已分频信号S64。相位-频率侦测器 60根据时钟信号CLK20和反馈已分频信号S64产生侦测^言号S60。通过电荷泵 61、滤波器62和VCO 63处理侦测信号S60,即产生输出时钟信号CLKout。 1/N 分频器64的分数控制端Tfr从图2的校准器22接收控制信号Scol。 1/N分频器 64才艮据控制信号Scol对输出时钟信号CLKout进行分频，以产生反馈已分频信 号S64。另外，在其它实施例中，可以有相位调整装置65耦接在1/N分频器64 与VCO 63之间，以处理输出时钟信号CLKout，其中，在输出时钟信号CLKout 输入至1/N分频器64之前，相位调整装置65受控制信号Scol控制以调整输出 时钟信号CLKout的相位。
图7是基于数字延迟线的N分数PLL实施例的示意图。如图7所示，基于 凄t字延迟线的N分数PLL 7包含可控延迟线70、相位-频率侦测器71、电荷泵 72、滤波器73、 VC0 74和具有分数控制端Tfr的1/N分频器75。经由受控制信 号Scol控制的可控延迟线70,作为参考时钟信号的时钟信号CLK20提供至相 位_频率侦测器71。相位-频率侦测器71根据时钟信号CLK20和反馈已分频信号 S75产生侦测信号S71。通过电荷泵72、滤波器73和VCO 74处理侦测信号S71， 即产生输出时钟信号CLKout。 1/N分频器75的分数控制端Tfr从校准器22接 收控制信号Scol。 1/N分频器75根据控制信号Scol对输出时钟信号CLKout进 行分频，以产生反馈已分频信号S75。另外，在其它变形实施例中，也可以有相位调整装置(未示出)耦接在1/N分频器75与VCO 74之间，以处理输出时钟 信号CLKout,此处细节与图6描述相似，为简洁省略细节描述。应当注意，可 控延迟线70用于在控制信号Scol控制下调整电路的分数延迟，其中，可控延迟 线70可以示例配置为多个延迟反相器串联。
图8是基于数字延迟线的N分数PLL另一实施例的示意图。如图8所示， 提供另 一基于数字延迟线的N分数PLL 8。基于数字延迟线的N分数PLL 7与 基于数字延迟线的N分数PLL8的区别在于，在基于数字延迟线的N分数PLL 8中，时钟信号CLK20直接提供至相位-频率侦测器71，同时，在基于数字延迟 线的N分数PLL 8中，反馈已分频信号S75是经由可控延迟线80提供至相位-频率侦测器71。数字可控延迟线80受控制信号Scol控制。类似的，在其它变 形实施例中，也可以有相位调整装置(未示出)耦接在1/N分频器75与VCO 74 之间，以处理输出时钟信号CLKoLit,此处为简洁省略细节描述。
图6至图8中的N分数PLL是图2中PLL 21的举例，但本发明并不以此 为限。PLL 21可用任何类型的N分数PLL实现。
图9是用于产生输出时钟信号方法的实施例的流程图，用于发射器传输数 据。以下参考图9描述本方法。首先，接收第一时钟信号(步骤S90)。在此实 施例中，第一时钟信号是从谐振器导出。PLL处理第一时钟信号，并输出相应 的输出时钟信号(步骤S91)。接着，依据第二时钟信号校准输出时钟信号，并 产生校准结果至PLL (步骤S92),其中，第二时钟信号是从主机导出，该主机 使用发射器与装置通信。在一些实施例中，当第二时钟信号不稳定时，校准步 骤S92就保持原状以等待第二时钟信号稳定(hold)。根据本方法的上述步骤， 输出时钟信号可根据校准结果追踪第二时钟信号，且输出时钟信号可应用于 SATA系统以传输数据。
任何熟习此项技术者，在不脱离本发明的精神和范围内，当可做些许的更 动与润饰，因此本发明的保护范围当视所附的权利要求所界定者为准。
权利要求
1.一种时钟产生电路，用于发射器，其特征在于，该发射器根据输出时钟信号传输数据，该时钟产生电路包含锁相环，用于接收第一时钟信号并产生该输出时钟信号，其中，该锁相环根据控制信号调整该输出时钟信号的频率；以及校准器，用于接收该输出时钟信号和第二时钟信号，并对该输出时钟信号与该第二时钟信号执行频率校准，及根据该频率校准的结果产生该控制信号。
2. 如权利要求1所述的时钟产生电路，其特征在于，在该校准器接收该第 二时钟信号之前，该锁相环根据该第一时钟信号产生该输出时钟信号。
3. 如权利要求1所述的时钟产生电路，其特征在于，在该校准器接收该第 二时钟信号之后，当根据该第一时钟信号产生的该输出时钟信号的频率不在该 发射器的规格书所要求的范围之内时，该锁相环切换至根据该第二时钟信号产 生该输出时钟信号。
4. 如权利要求1所述的时钟产生电路，其特征在于，当该校准器确定该输 出时钟信号的该频率低于该第二时钟信号的频率时，该校准器改变从该控制信 号导出的值，该锁相环对艮据具有已改变的该值的该控制信号增大该输出时钟信 号的该频率。
5. 如权利要求1所述的时钟产生电路，其特征在于，当该校准器确定该输 出时钟信号的该频率高于该第二时钟信号的频率时，该校准器改变从该控制信 号导出的值，该锁相环根据具有已改变的该值的该控制信号减小该输出时钟信 号的该频率。
6. 如权利要求1所述的时钟产生电路，其特征在于，该第一时钟信号是由 板上时钟源实现的时钟单元产生的。
7. 如权利要求1所述的时钟产生电路，其特征在于，该第二时钟信号是由 该时钟产生电路之外的外部装置提供的。
8. 如权利要求1所述的时钟产生电路，其特征在于，该校准器包含 频率侦测器，用于接收该输出时钟信号和该第二时钟信号，确定该输出时钟信号和该第二时钟信号中哪一个的频率较高；计算单元，用于根据来自该频率侦测器的确定结果实施计算，并产生计算信号；以及滤波器，用于接收并滤波该计算信号，以产生该控制信号。
9. 如权利要求8所述的时钟产生电路，其特征在于，当该频率侦测器确定 该输出时钟信号的该频率高于该第二时钟信号的该频率时，该计算单元产生该 计算信号，以使该锁相环减小该输出时钟信号的该频率。
10. 如权利要求8所述的时钟产生电路，其特征在于，当该频率侦测器确定 该输出时钟信号的该频率低于该第二时钟信号的该频率时，该计算单元产生该 计算信号，以使该锁相环增大该输出时钟信号的该频率。
11. 如权利要求8所述的时钟产生电路，其特征在于，更包含第一分频器， 用于接收该第二时钟信号，并以第一预设值对该第二时钟信号分频，以产生第 一已分频时钟信号，该频率侦测器相应地产生该第 一侦测信号。
12. 如权利要求8所述的时钟产生电路，其特征在于，更包含第二分频器， 用于接收该输出时钟信号，并以第二预设值对该输出时钟信号分频，以产生第 二已分频时钟信号，该频率侦测器相应地产生该第二侦测信号。
13. 如权利要求1所述的时钟产生电路，其特征在于，该锁相环是用于接收 该控制信号的分数锁相环。
14. 一种与主机通信的装置，包含接收器，用于从该主机接收并恢复主机数据，以产生主机时钟信号；锁相环，用于接收本地时钟信号及控制信号，并根据该本地时钟信号和该 控制信号产生输出时钟信号；校准器，用于接收该输出时钟信号和该主机时钟信号，并对该输出时钟信 号和该主机时钟信号间进行频率校准，及根据该频率校准的结果产生该控制信 号，其中，该锁相环根据该控制信号调整该输出时钟信号的频率；以及发射器，用于根据该输出时钟信号传输装置数据。
15. 如权利要求14所述的与该主机通信的装置，其特征在于，更包含信号 侦测单元，用于产生标志信号，以控制该校准器对该输出时钟信号和该主机时 钟信号进行的该频率校准。
16. 如权利要求14所述的与该主机通信的装置，其特征在于，当该校准器确定该输出时钟信号的该频率低于该主机时钟信号的频率时，该校准器改变从 该控制信号导出的值，该锁相环根据具有已改变的该值的该控制信号增大该输 出时钟信号的该频率。
17. 如权利要求14所述的与该主机通信的装置，其特征在于，当该校准器确定该输出时钟信号的该频率高于该主机时钟信号的频率时，该校准器改变从 该控制信号导出的值，该锁相环根据具有已改变的该值的该控制信号减小该输 出时钟信号的该频率。
18. 如权利要求14所述的与该主机通信的装置，其特征在于，该输出时钟 信号的已调整的频率在该发射器的规格书所要求的范围之内。
19. 如权利要求14所述的与该主机通信的装，其特征在于，更包含时钟单 元，该时钟单元由板上时钟源实现，以产生该本地时钟信号。
20. 如权利要求14所述的与该主机通信的装置，其特征在于，该校准器更 包含频率侦测器，用于接收该输出时钟信号和该主机时钟信号，确定该输出时 钟信号和该主机时钟信号中哪一个的频率较高，并根据确定的结果分别产生第 一侦测信号和第二侦测信号；计算单元，用于接收该第一侦测信号和该第二侦测信号，并对该第一侦测 信号和该第二侦测信号实施计算，以产生计算信号；以及滤波器，用于接收并滤波该计算信号，以产生该控制信号。
21. 如权利要求20所述的与该主机通信的装置，其特征在于，当该频率侦 测器确定该输出时钟信号的该频率高于该主机时钟信号的该频率时，该计算单 元通过从该第一侦测信号中减去该第二侦测信号，产生具有负值的该计算信号， 并根据具有该负值的该计算信号减小从该控制信号导出的值，使该锁相环根据 已减小的该值减小该输出时钟信号的该频率。
22. 如权利要求20所述的与该主机通信的装置，其特征在于，当该频率侦 测器确定该输出时钟信号的该频率低于该主机时钟信号的该频率时，该计算单 元通过从该第一侦测信号中减去该第二侦测信号，产生具有正值的该计算信号， 并根据具有该正值的该计算信号增大从该控制信号导出的值，使该锁相环根据 已增大的该值增大该输出时钟信号的该频率。
23. 如权利要求20所述的与该主机通信的装置，其特征在于，更包含第一分频器，用于接收该主机时钟信号，并以第一预设值对该主机时钟信号分频， 以产生第 一 已分频时钟信号。
24. 如权利要求20所述的与该主机通信的装置，其特征在于，更包含第二 分频器，用于接收该输出时钟信号，并以第二预设值对该输出时钟信号分频， 以产生第二已分频时钟信号。
25. 如权利要求14所述的与该主机通信的装置，其特征在于，该锁相环是 用于接收该控制信号的分数锁相环。
26. 如权利要求14所述的与该主机通信的装置，其特征在于，该接收器包 含时钟数据恢复电路，用于恢复该主机数据以产生该主机时钟信号。
27. —种通信系统，包含主机，包含主机发射器和主机接收器，其中该主机发射器传输主机数据；以及装置，用于与该主机通信并接收该主机数据，该装置包含装置接收器、时 钟单元、锁相环、校准器和装置发射器，其中，该装置接收器用于接收并恢复 该主机数据，以产生主机时钟信号；该时钟单元用于产生本地时钟信号；该锁 相环用于接收该本地时钟信号，并根据该本地时钟信号和控制信号产生输出时 钟信号；该校准器用于接收该输出时钟信号和该主机时钟信号，并对该输出时 钟信号和该主机时钟信号间进行频率校准，及根据该频率校准的结果产生该控 制信号，其中，该锁相环根据该控制信号调整该^T出时钟信号的该频率；以及， 该装置发射器用于根据该输出时钟信号传输装置数据至该主机接收器。
28. 如权利要求27所述的通信系统，其特征在于，当该校准器确定该输出 时钟信号的该频率低于该主机时钟信号的频率时，该校准器改变从该控制信号 导出的值，该锁相环才艮据具有已改变的该值的该控制信号增大该输出时钟信号 的该频率。
29. 如权利要求27所述的通信系统，其特征在于，当该校准器确定该输出 时钟信号的该频率高于该主机时钟信号的频率时，该校准器改变从该控制信号 导出的值，该锁相环根据具有已改变的该值的该控制信号减小该输出时钟信号 的该频率。
30. 如权利要求27所述的通信系统，其特征在于，该时钟单元由板上时钟源实现。
31. 如权利要求27所述的通信系统，其特征在于，该校准器包含 第一分频器，用于接收该主机时钟信号，并以预设值对该主机时钟信号分频，以产生第一已分频时钟信号；第二分频器，用于接收该输出时钟信号，并以该预设值对该输出时钟信号 分频，以产生第二已分频时钟信号；相位_频率侦测器，用于接收该第一 已分频时钟信号和该第二已分频时钟信 号，确定该第一 已分频时钟信号和该第二已分频时钟信号中哪一个超前于另一 个，并根据确定的结果产生第 一侦测信号和第二侦测信号；计算单元，用于接收该第一侦测信号和该第二侦测信号，对该第一侦测信 号和该第二侦测信号实施计算，以产生计算信号；增益级，用于接收并放大该计算信号；以及滤波器，用于接收并滤波已放大的该计算信号，以产生该控制信号。
32. 如权利要求31所述的通信系统，其特征在于，当该相位-频率侦测器确 定该第一已分频信号超前于该第二已分频信号时，该计算单元通过从该第一侦 测信号中减去该第二侦测信号，产生具有正值的该计算信号，根据具有该正值 的该计算信号增大从该控制信号导出的值，使得该锁相环根据具有已增大的该 值的该控制信号增大该输出时钟信号的该频率。
33. 如权利要求31所述的通信系统，其特征在于，当该相位-频率侦测器确 定该第一已分频信号落后于该第二已分频信号时，该计算单元通过从该第一侦 测信号中减去该第二侦测信号，产生具有负值的该计算信号，根据具有该负值 的该计算信号减小从该控制信号导出的值，使得该锁相环根据具有已减小的该 值的该控制信号减小该输出时钟信号的该频率。
34. 如权利要求27所迷的通信系统，其特征在于，该锁相环是分数锁相环， 该锁相环具有用于接收该控制信号的分数控制端。
35. 如权利要求27所述的通信系统，其特征在于，该装置接收器包含时钟 数据恢复电路，用于恢复该主机数据以产生该主机时钟信号。
36. —种用于产生输出时钟信号的方法，用于一发射器传输数据，该方法包含接收第一时钟信号；使用锁相环处理该第一时钟信号，并输出相应的该输出时钟信号；以及 使用第二时钟信号校准该输出时钟信号，并产生校准结果至该锁相环； 其中，该输出时钟信号根据该校准结果追踪该第二时钟信号。
37. 如权利要求36所述的用于产生输出时钟信号的方法，其特征在于，该 第一时钟信号是从谐振器导出。
38. 如权利要求36所述的用于产生输出时钟信号的方法，其特征在于，该 第二时钟信号是从主机导出。
39. 如权利要求36所述的用于产生输出时钟信号的方法，其特征在于，该 输出时钟信号用于在串行先进技术附件系统中传输数据。
40. 如权利要求36所述的用于产生输出时钟信号的方法，其特征在于，当 该第二时钟信号不稳定时，该校准步骤保持原状以等待该第二时钟信号稳定。
全文摘要
一种时钟产生电路、与主机通信的装置、通信系统和用于产生输出时钟信号的方法。其中时钟产生电路，用于发射器，其中该发射器根据输出时钟信号传输数据，该时钟产生电路包含锁相环，用于接收第一时钟信号并产生该输出时钟信号，其中，该锁相环根据控制信号调整该输出时钟信号的该频率；以及校准器，用于接收该输出时钟信号和第二时钟信号，在该输出时钟信号与第二时钟信号间执行频率校准，并根据该频率校准的结果产生该控制信号。本发明可确保信号频率在要求规格书所定义的范围内。
文档编号H03L7/00GK101599755SQ20091014318
公开日2009年12月9日 申请日期2009年5月19日 优先权日2008年5月30日
发明者铨 刘, 刘学欣, 徐哲祥, 蔡政宏, 赵冠华, 陈志清 申请人:联发科技股份有限公司