一种64位并行多模式crc码生成电路的设计方法

专利名称：一种64位并行多模式crc码生成电路的设计方法
技术领域：
本发明涉及电子信息技术和集成电路设计技术领域，具体地说是涉及一种64位并行且兼容CRC-32，CRC-16以及CRC-CCITT 3种标准的循环冗余校验(CRC)码的生成电路的设计方法。
背景技术：
在各类数字通信系统以及计算机存储和运算系统中，纠错码能显著降低误码率，提高通信质量，并延长计算机无故障运行时间。循环冗余校验CRC(Cyclic RedundancyCheck)码是以其高效率，高性能及低复杂度在上述领域获得了广泛的应用。具有16或32位冗余比特的CRC编码为多个国际通信标准所采纳。常见的CRC编码的ITU-IEEE国际规范有CRC-32, CRC-16以及CRC-CCITT等。 CRC码校验将待处理序列作为二进制多项式u(x)的系数。该多项式除以生成多项式g(x)后，所求得的余数r(x)作为CRC码附加于原序列后一起发送。接收端用接收序列对应的多项式v(x)，若余数为r(x)，则传输无误；否则由发送端重新传送(ARQ)，直到无误为止。 随着10G Ethernet等高速通信系统及存储系统的飞速发展，并行CRC码生成电路得到了广泛的应用。现代数字通信要求通信设备能够兼容多种信道条件，这就要求通信系统能够兼容多种协议标准。现有关于并行CRC码生成电路的文献均为研究特定位数的CRC码的计算原理与实现。例如，Kovsky T. J. Tsai与Joe Chang提出的"Parallelized CRCcalculationmethod and system"只适用于CRC-32模式。由于硬件代价较大，难于实现，公开文献中尚未有关兼容多协议的CRC码生成电路的报道。

发明内容
本发明的目的是提出一种64位并行多模式CRC码生成电路的设计方法，以较低的硬件成本满足一些数字系统对可配置并行CRC的编码器的需要。 本发明的目的是这样实现的基于一种并行CRC编码器的算法，提出一种统计的算法，利用这个算法可以最大限度的减小硬件实现的成本。提出一种快速矩阵计算电路，同时充分考虑CRC-32, CRC-16以及CRC-CCITT等CRC计算模式的可复用性，最大限度的复用计算电路。提出一种动态连接技术，该技术可实现各种CRC检验模式之间的快速切换。
采用本发明的方法设计的CRC编码电路具有较好的灵活性和较低的成本，传统的方法是将多块电路放在一起，不具有灵活性，同时成本比较高。 为达到上述发明目的，本发明的技术方案是一种64位并行多模式CRC码生成电路的设计方法，按如下过程进行 1)将64位待输入数据并行输入信号路由器Routes，信号路由器Route巧根据不同的校验模式确定各个矩阵运算单元PE" PE2，， PE31， PE32及附加逻辑单元En E2的输入信号；
2)矩阵运算单元PEpPE2，…，PE^，PE^及附加逻辑单元EpE2完成Wkxm'矩阵与64位的信号列矢量的快速相乘，且该电路兼容CRC-32， CRC-16及CRC-CCITT 3种模式下的矩阵相乘操作，矩阵运算单元PEi处理Wk^'的第i行与信号列矢量的相乘操作；
3)矩阵相乘的结果输入信号路由器Routeiv根据具体的校验模式由FS1阵列进行排序筛选，将32位或16位结果输出至下一级电路； 4)根据不同校验模式下矩阵Fs的具体形式，反馈逻辑单元FE将输出寄存器阵列DFlip-Flop结果反馈，并信号路由器Routes输出结果逐位异或，得到待计算数据的CRC码。通过全面统计模拟，针对CRC-32, CRC-16及CRC-CCITT3种不同的CRC模式分别选取恰当的k维矢量b，使得Fs矩阵与WkXm'矩阵中"1"的数目最少，过程如下所述
1)选取b中"l"的数目；
2)改变b中"1"的分布模式；
3)检验b是否满足使S矩阵可逆； 4)考察矩阵Fs及WkxM'中"l"的数目，确定b值是否符合系统要求，若不符合，返回步骤1); 5)由确定的b求得S = [b FMb F2Mb ...F(k—1)Mb] ， X' (n) = S—1(n) ， Fs = S—^S，
"kXM 0 "kXm0 所述矩阵运算单元PEpPE2，…，PE^，PE^及附加逻辑单元EpE2完成Wkxm'矩阵与64位的输入矢量U (n-1)的快速相乘，且该电路兼容在CRC-32, CRC-16及CRC-CCITT3种模式下的矩阵相乘操作，按如下过程进行 1)以权利要求2所确定的CRC-32校验模式的WkXm'为基准，设计32个矩阵运算单元PEpPE2，…，PE『PE^，单元PEi处理Wkxm'的第i行与输入矢量U(n-l)的相乘操作；
2)统计矩阵WkXm'第i行"l"的数目Ti，该结果为单元PEi的输入信号的个数，在GF(2)域上，这些信号的相加与其异或等价； 3)修改上述矩阵运算单元，并增加附加逻辑单元E" E^使其能兼容CRC-16,CRC-CCITT模式； 4)为每个矩阵运算单元PEp PE2，， PE31， PE32及附加逻辑单元En E2加入5级pipeline,进一步提高吞吐率。在CRC-32, CRC-16及CRC-CCITT3种不同的CRC模式下，通过建立信号变换表由信号路由器Routes为矩阵运算单元PEn PE2，， PE31， PE32提供不同的输入信号
1)信号路由器Routes将为矩阵运算单元PE^PE^…，PE^，PE32)提供三种信号公共信号PS， CRC-32模式的补充信号C32S， CRC-16模式的补充信号C16S， CRC-CCITT模式的补充信号CTTS ; 2)信号路由器Router!由34个部分组成:SR丄，SR2， ...， SR32， SRE" SRE^通过3种快速多选结构FSn FS2， FS3分别为矩阵运算单元PE15 PE2，， PE31， PE32以及附加逻辑单元EpE,提供输入信号。 信号路由器Router2使用三个FS:阵列对矩阵运算单元PE15 PE2，， PE31， PE32以及附加逻辑单元E"E2输出信号进行排序筛选，分别产生CRC-16的结果信号，CRC-CCITT的结果信号以及CRC-32的结果信号。
反馈逻辑单元FE采用数据线再复用方式，在不同的CRC模式下反馈相应的信号， 根据权利要求2所确定的不同CRC模式下的反馈矩阵Fs，反馈逻辑单元FE采用32位寄存 器来存放CRC-32校验结果，而复用低16位来存放CRC-16与CRC-CCITT的校验结果，Di为 32位寄存器组的第i位输出，0UTi为反馈逻辑单元FE第i位输出，除去在CRC-32, CRC-16 以及CRC-CCITT3种模式下0U1\分别与D64， D16以及D16相连外，任何模式下OUT卜工均与Di相 连。 本发明的特点如下 本发明的创造性在于发现了并行CRC算法矩阵运算单元的可复用性，通过一种有 效的算法寻找出硬件消耗较小的运算单元。通过提出一种动态连接技术，以较小的硬件代 价实现各种模式之间的快速切换。 各种高速数字通信系统，视频处理系统，高速网络协议处理器的设计者都可以使 用本发明的方法来设计他们的CRC编码电路。使用者还可以根据本发明，设计出兼容其他 模式的编码电路。BCH编码的设计者也可使用本发明所提出的方法来设计高速可配置的 BCH编码电路。未来通信系统强调多种信道，多种协议的兼容性，采用本发明设计的CRC编 码电路能很好的满足这一要求。 本发明具有数据吞吐量高，硬件复杂度低，易于实现等显著特点，广泛适用于 10Gbps-100Gbps的UWB， MPEG， Ethernet, ATM等多种应用。


下面结合附图和具体实施方式
对本发明作进一步详细的说明。 图1为本发明PEi模块的结构图。 图2为FSJ勺结构图。 图3为F&的结构图。 图4为FS3的结构图。 图5为SRi的结构图。 图6为信号路由器Routes的结构图。 图7为各种模式下的反馈逻辑结构图。 图8为FE模块结构图。
具体实施例方式
1)设待计算数据并行度为m， CRC校验码长度为k，生成多项式系数矢量表示为
g = [g0 gl".gk—2 gk—J1, n时刻的m维输入矢量 U (n) = [u0 (n) ， Ul (n) ， ... ， um—2 (n) ， um—丄(n) ]T， n时刻的k维输出矢量 X (n) = [x0 (n) ， Xl (n) ， ... xk—2 (n) ， xk—丄(n) ]T， kXk矩阵F代表生成多项式，表示为0 0…00 g0
1 0…0 0 gl 0 1…0 0 g2
0 0 0 1 0 gt— o0 0 0 1 &—




则m位并行CRC校验码生成电路在n时刻的输出可用矩阵表示为
X(n) =FmX(n-l) + [g Fg F2g Fm-丄g]U(n-l);
简写为
X(n) = FMX(n-l)+WkXmU(n-l);
2)为提高吞吐率，降低硬件复杂度与功耗，将上式改写为
X' (n) = FSX' (n-l)+WkXm' U(n-l)， 其中X' (n) = S-1(n) ， Fs = S—^S， WkXM' = S-Xx迈，而kXm维矩阵S满足如下 关系S = [b FMb F2V..F(k—1)Mb]且必须可逆; 3)通过全面统计模拟，选取恰当的k维矢量b，确定矩阵X' (n-l)及Wkxm'，使 CRC校验码生成电路复杂度最低，按如下步骤进行
i.选取b中"l"的数目，
ii.改变b中"1"的分布模式，
iii.检验b是否满足使S矩阵可逆， iv.考察矩阵X' (n-l)及Wkx/中"l"的数目，确定b值是否符合系统要求，若 不符合，返回步骤i ; 4)确定不同CRC校验模式下k维矢量b的取值
i. CRC-32模式 b = [1 000000011111010000000000000000 0] ii.CRC-16模式 b = [1 00100000000000 1]T， iii. CRC-CCITT模式 b = [1 00000000000000 0]T， 并由b求得S = [b FMb F2V"F(k—1)Mb] ， X' (n) = S—、(n) ， Fs = S—卞^, WkXm'= 5)确定不同CRC校验模式下Fs与WkXM'的取值 i. CRC-32模式
7<formula>formula see original document page 8</formula>
其中W:
32X64
: T2] ， L与T2均为32 X 32矩阵，满足
<formula>formula see original document page 8</formula><formula>formula see original document page 9</formula><formula>formula see original document page 10</formula>
6)设计快速矩阵运算单元PE和En E2 i.以CRC-32的W' kXm为基准，设计32个PE单元(PE" PE2，， PE31， PE32) D PE, 处理矩阵矿kxm的第i行与信号矢量的相乘操作。 ii.统计各模式下w' kxm矩阵每行"l"的数目T，T表示该行输入的信号个数。表 l，表2，表3为每种模式相应的统计结果。 iii.由已设计好的CRC-32模式的PE单元设计其他两种模式的PE单元。
iv. CRC-16模式下，由表2考察每行对应的T的数目Ti，若表1中存在某行j的数 目Tj与其相等，则该模式的PE,模块选用CRC-32模式的PEj模块。若不存在Tj，则在表1中 寻找与1最接近的数值Tk，同时修改CRC-32模式下PEk，使其能处理的输入信号的个数为 1与Tk中较大者。如果Ti与表1中所有T数值都相差很大，则使用单独的模块处理该行。
<formula>formula see original document page 10</formula>
v. CRC-CCITT模式与CRC-16模式的方法相同。表4给出了具体的对应列表。这里的表示基于CRC-32模式下经过修改过的PE模块，这些模块在不同的模式下处理不同的输入。 vi.设计模块PE :若PE模块有N个输入，则该模块是「log2 W]级的XOR树。若某级
有X个输入，则该级共需XOR门Ngate = (X-(Xmod2))/2门，输出信号的个数Y = N树e+1，如
图1所示。E工与&模块的设计与PE模块类似。需要指出，某些PE模块可能有两个输出。
这是为了充分复用器件，以最大程度减小器件消耗。如表5，后缀"32"，"CC"，"16"表示在
对应模式下，该信号输出正确的结果。 vii.为各PE模块添加相同级数的流水线。 表1 CRC-32模式下W' kXm的统计结果
行数12345678
T3130383431222927
行数910111213141516
T2623312427382830
行数1718192021222324
T3428322736312728
行数2526272829303132
T3030362822342136 表2 CRC-16模式下W' kXm的统计结果
行数12345678
T2831402931253216
行数910111213141516
T3332271337221430 表3 CRC-CCITT模式下W' kXm的统计结果
行数12345678
T3032242832373034
11<table>table see original document page 12</column></row><table><table>table see original document page 13</column></row><table><table>table see original document page 14</column></row><table>
7)设计信号路由器Routes i.每个PE模块在不同CRC校验模式下输入信号是不同的，Routes为每个PE模 块提供相应校验模式下的输入信号。每个PE模块的输入信号分为各种模式下的公共输入 信号PS， CRC-32模式的补充信号C32S， CRC-16模式的补充信号C16S以及CRC-CCITT模式 的补充信号CTTS。 ii.对输入信号U(n)进行编号:U(n) = [u。(n) ，Ul (n) ， ...，u, —2(n) ，um—, (n) ]T的第 一个信号u。(n)编号为1， Ul(n)编号为2。依此类推，um—Jn)编号为64。
iii.考察各模式下的W' kxm矩阵，确定PEi在不同模式下的输入信号集合。首先 确定PEi在各模式下对应的W' kXm矩阵的行序号32， i区—16及CT。在CRC-32模式， CRC-16模式以及CRC-CCITT模式下，PEi分别完成输入信号与W'kxm矩阵的第iu行，第
iCKC—16行及第idCT行的相乘操作。确定序号集合O,. =UI wtR(—= 1 or w,"=1 or气CTj = 1}，
由①i可以确定PEi在各种模式下的公共输入信号PS， CRC-32模式的补充信号C32S， CRC-16 模式的补充信号C16S以及CRC-CCITT模式的补充信号CTTS。 iv. Router!由34个部分组成SR!， SR2，， SR32， SRE!及SRE2。它们分别为模块 PEpPEy…，PE32， Ei及E2提供输入信号。Routes有3种基本单元FSp FS2及FSg。上述 基本单元采用动态连接技术，从输入信号中选取需要的信号传递给下级电路，与传统多路
选择器相比具有传输延迟小，硬件消耗少的优点。FS" FS2及FS3分别实现对单个，两个及三 个输入信号的选择。FS15 FS2及FS3的电路图如图2，图3与图4所示。
v.对PEi模块而言，公共信号PS直接连接到PEi上。若公共信号数目为P，则这些 信号占据PE;的Input" Input2，， InputP—n InputP输入端口 。令Ockc—32， Ockc—16及CT 分别表示CRC-32模式，CRC-16模式及CRC-CCITT模式下的补充信号集合。而N32，N16及NCT分别表示对应集合的元素个数。若上述三数均不为O，不失一般性，设最小值为Nw。从集合①u，①n及①kt中选出N16个信号，作为N16个FS3模块的输入信号，分别连接至FS3〈0>， FS3〈1>， FS3〈2>端口。 剩余的信号数目分别为N32-N16，0及NCT_N16。 16的信号已经全部连接至的
输入端。不失一般性，设剩余的两个非零值中较小者为NCT-N16，则模块还需NCT-N16个FS2模块。从N32-N16与NCT-N16中分别选取NCT-N16个信号分别连接至FS2〈0>与FS2〈1>上。现集合①n，①crc-ct的信号已全部连至输入端。剩余N32-NCT个信号分别连接至N32-NCT个FSJ莫块的输入端。 若N32， N16及NCT三数中有一个为0，则模块不需FS3模块。若上述三数有两个为0，则SRi模块不需FS3和F^模块。SRi的结构图如图5所示。其中M，N及P的值可以为零。 SREp SRE2模块的设计方法与模块类似。表6和表7给出SR!， SR2，， SR32，SRE丄及SRE2模块的输入信号列表。表8给出SR" SR2，， SR32，控制信号列表。SRE丄及SRE2模块的控制信号产生的方法与模块相同。
8)设计信号路由器Router2 i.由于采用了功能复用技术，某PE模块可能有多个输出端口，同时某个端口在不同模式下具有不同的输出。表5给出PE模块输出端口的详细说明。表中CRC的后缀"32"，"CC"，"16"表示在对应模式下，该信号输出正确的结果。需指出，由于采用了功能复用技术，在CRC-16模式及CRC-CCITT模式下，需对输出先排序再输入至下级电路。如图6所示，Router2使用三个FS工阵列，分别用于产生CRC-16模式，CRC-CCITT模式及CRC-32模式的结果信号。 ii.在CRC-16模式及CRC-CCITT模式下，图7中高16位数据无效。在CRC-16模式下，需16个模块:FS丄[1] ， [2]，…，FS丄[15] ， [16] 。 16个模块的输入信号由表4与表5决定，FS工[i]的输入信号的查找过程如下首先检查表4中CRC-16模式下第i行所对应的PEi(E工或E》模块，该模块为FSji]提供输入；然后检查该模块的输出列表，后缀包含"16"的信号即为FSji]的输入。CRC-CCITT模式下的输入信号获取与CRC-16模式类似。CRC-32模式下不需查表，FSji]直接连接对应的PEi(E工或E》模块的输出列表中包含后缀"32"的信号。CRC_32， CRC_16， CRC_CC表示对应模式下的选通信号。
9)设计反馈逻辑单元FE i.反馈逻辑单元FE在不同的CRC校验模式下反馈相应的信号。根据三种校验模式下反馈矩阵Fs的具体形式，本发明采用32位寄存器组存放CRC-32的校验结果。并利用上述寄存器的低16位来存放CRC-16与CRC-CCITT的校验结果。 图7为三种校验模式下的反馈逻辑。Di表示32位寄存器组的第i位输出，OUTi表示反馈逻辑的第i个输出。特别的，CRC-32模式，CRC-16模式及CRC-CCITT模式下0U1\分别与032，016及016相连。 除图7所定义的连接之外，任何模式下OUIV工与Di直接相连。同时需对反馈逻辑的输出进行选择。 图8为FE模块的结构图。 ii.附表(6)Route巧子模块输入信号列表(FS!和FS2)
<table>table see original document page 16</column></row><table>
附表(6)续
<table>table see original document page 17</column></row><table> 附表(7) Router 1子模块输入信号列表(FS3和直接相连部分)
<table>table see original document page 18</column></row><table><table>table see original document page 19</column></row><table>
附表(8)各种模式下SR控制信号
<table>table see original document page 20</column></row><table>
附表(8)续
<table>table see original document page 21</column></row><table> 附表(8)续
<table>table see original document page 22</column></row><table>
说明在每个SR模块内部，所有的FS1使用同样的控制信号，所有的FS2使用同样 的控制信号，所有的FS3使用同样的控制信号。 上述实施例不以任何方式限制本发明，凡是采用等同替换或等效变换的方式获得 的技术方案均落在本发明的保护范围内。
权利要求
一种64位并行多模式CRC码生成电路的设计方法，按如下过程进行1)将64位待输入数据并行输入信号路由器Router1，信号路由器Router1根据不同的校验模式确定各个矩阵运算单元PE1，PE2，…，PE31，PE32及附加逻辑单元E1，E2的输入信号；2)矩阵运算单元PE1，PE2，…，PE31，PE32及附加逻辑单元E1，E2完成Wk×m′矩阵与64位的信号列矢量的快速相乘，且该电路兼容CRC-32，CRC-16及CRC-CCITT 3种模式下的矩阵相乘操作，矩阵运算单元PEi处理Wk×m′的第i行与信号列矢量的相乘操作；3)矩阵相乘的结果输入信号路由器Router2，根据具体的校验模式由FS1阵列进行排序筛选，将32位或16位结果输出至下一级电路；4)根据不同校验模式下矩阵FS的具体形式，反馈逻辑单元FE将输出寄存器阵列DFlip-Flop结果反馈，并与信号路由器Router2输出结果逐位异或，得到待计算数据的CRC码。
2. 根据权利要求1所述的一种64位并行多模式CRC码生成电路的设计方法，其特征是通过全面统计模拟，针对CRC-32, CRC-16及CRC-CCITT3种不同的CRC模式分别选取恰当的k维矢量b，使得Fs矩阵与WkXm'矩阵中"1"的数目最少，过程如下所述1) 选取b中"l"的数目；2) 改变b中"l"的分布模式；3) 检验b是否满足使S矩阵可逆；4) 考察矩阵Fs及Wk^'中"l"的数目，确定b值是否符合系统要求，若不符合，返回步骤l);5) 由确定的b求得<formula>formula see original document page 2</formula>
3. 根据权利要求2所述的一种64位并行多模式CRC码生成电路的设计方法，其特征是矩阵运算单元PEpPE^…，PE^，PE^及附加逻辑单元完成WkXm'矩阵与64位的输入矢量U(n-l)的快速相乘，且该电路兼容在CRC-32, CRC-16及CRC-CCITT3种模式下的矩阵相乘操作，按如下过程进行1) 以权利要求2所确定的CRC-32校验模式的Wkx/为基准，设计32个矩阵运算单元PEpPEy…，PE^，PE32，单元PEi处理Wkxm'的第i行与输入矢量U(n-l)的相乘操作；2) 统计矩阵Wkx/第i行"l"的数目Ti，该结果为单元PEi的输入信号的个数，在GF(2)域上，这些信号的相加与其异或等价；3) 修改上述矩阵运算单元，并增加附加逻辑单元EpE^使其能兼容CRC-16, CRC-CCITT模式；4) 为每个矩阵运算单元PEp PE2，， PE31， PE^及附加逻辑单元E" ^加入5级pipeline,进一步提高吞吐率。
4. 根据权利要求2所述的一种64位并行多模式CRC码生成电路的设计方法，其特征是反馈逻辑单元FE采用数据线再复用方式，在不同的CRC模式下反馈相应的信号，根据权利要求2所确定的不同CRC模式下的反馈矩阵Fs，反馈逻辑单元FE采用32位寄存器来存放CRC-32校验结果，而复用低16位来存放CRC-16与CRC-CCITT的校验结果，Di为32位寄存器组的第i位输出，0UTi为反馈逻辑单元FE第i位输出，除去在CRC-32, CRC-16以及CRC-CCITT 3种模式下0U1\分别与D64，D16以及D16相连外，任何模式下0UT卜:均与Di相连。
5. 根据权利要求1所述的一种64位并行多模式CRC码生成电路的设计方法，其特征是 在CRC-32, CRC-16及CRC-CCITT3种不同的CRC模式下，通过建立信号变换表由信号路由器 Routes为矩阵运算单元PEn PE2，， PE31， PE32提供不同的输入信号1) 信号路由器Routes将为矩阵运算单元PEp PE2，， PE31， PE32)提供三种信号公 共信号PS， CRC-32模式的补充信号C32S， CRC-16模式的补充信号C16S， CRC-CCITT模式的 补充信号CTTS ;2) 信号路由器Routes由34个部分组成:SR丄，SR2，…，SR32， SRE" SR^，通过3种快速 多选结构FS" FS2， FS3分别为矩阵运算单元PEn PE2，， PE31， PE32以及附加逻辑单元E15 E2 提供输入信号。
6. 根据权利要求1所述的一种64位并行多模式CRC码生成电路的设计方法，其特征是 信号路由器Routes使用三个FS工阵列对矩阵运算单元PE15 PE2，， PE31， PE32以及附加逻 辑单元E"E2输出信号进行排序筛选，分别产生CRC-16的结果信号，CRC-CCITT的结果信号 以及CRC-32的结果信号。
全文摘要
本发明公开了一种64位并行多协议CRC码生成电路的设计方法，通过考察所兼容的校验模式，使用器件复用技术，降低器件的消耗；该电路在不增加硬件复杂度的前提下兼容CRC-32，CRC-16，及CRC-CCITT三种主流CRC模式，本发明通过全面统计模拟，针对3种CRC模式分别选取最优的Wk×m′矩阵与Fs矩阵，降低硬件复杂度，矩阵运算单元与附加逻辑单元实现k×64矩阵Wk×m′与64×1向量的快速相乘，信号路由器通过“动态连接技术”极大的减少延时并将器件消耗减至最小，反馈逻辑单元采用数据线再复用方式以较低的硬件代价快速有效的完成反馈操作；本发明具有数据吞吐量高，硬件复杂度低，易于实现等显著特点，广泛适用于10Gbps-100Gbps的UWB，MPEG，Ethernet，ATM等多种应用。
文档编号H03M13/15GK101783688SQ20101011842
公开日2010年7月21日 申请日期2010年3月5日 优先权日2010年3月5日
发明者何书专, 李丽, 林军, 潘红兵 申请人:苏州和迈微电子技术有限公司