专利名称：一种信号延迟控制电路的制作方法
技术领域：
本发明涉及信号的延迟控制技术领域，特别是涉及一种信号延迟控制电路。
背景技术：
在现代的集成电路芯片中，某些系统需要模块与模块之间或者芯片与芯片之间数据传输满足固定的延迟关系才能保证其功能正常。由于此类系统处可能于不同的工艺、电压、温度、频率条件下，如何设计一个能保证数据延迟固定与传输可靠的电路结构是需要考虑的问题。在现有技术中，常见的是采用一个FIFO和一个锁存器构成的电路，通过锁相回路(即锁相环，PLL)控制FIFO的读写时钟，使两者满足固定的相位关系，从而实现输入信号的固定延迟输出。当电路工作在稳定的输入时钟频率时，这种技术在不同的工艺、电压、温度下都能很好的满足建立时间和保持时间的时序要求。但是，该电路结构在初始化或输入时钟频率变化的情况下，电路容易产生毛刺，经分析发现，导致毛刺的原因有两点:一点是由于锁相回路在初始化的过程中，输出的时钟还不稳定或时钟稳定后控制FIFO的读写时钟相位不固定；另一点是由于输入时钟频率变化时，FIFO读指针可能采到亚稳态，从而发生不期望的跳变，进而不利于电路的稳定。因而，如何提供一种信号延迟控制技术，能克服现有技术中在初始化或输入时钟频率变化的情况下产生的毛刺问题，且能在输入时钟稳定时对读指针进行定期复位，提高电路的可靠性，实已成为本领域技术人员亟待解决的问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种信号延迟控制电路，用于解决现有技术中系统在初始化或输入时钟频率变化的情况下产生毛刺以及FIFO读指针发生跳变，进而不利于电路的稳定性问题。为实现上述目的及其他相关目的，本发明提供一种信号延迟控制电路，至少包括:采样单元，依据系统时钟采集地址信号并输出；逻辑单元，依据系统时钟将所述采集地址信号进行逻辑处理后输出数据；FIF0单元，依据写指针的指向将接收的数据依次存储，以及依据先进先出的原则将所述读指针指向的数据依次输出；写指针控制单元，依据系统时钟，控制所述写指针指向欲写入的数据；读指针控制单元，依据读时钟，控制所述读指针指向欲读取的数据；锁存单元，将所述FIFO单元输出的数据予以锁存，并依据读时钟将锁存的数据传输至一驱动单元；还包括连接于所述写指针控制单元与读指针控制单元之间的可编程延时单元及亚稳态单元，所述可编程延时单元通过输出延时使所述读指针与写指针保持相应的相位关系，并使所述读指针的操作位于所述写指针的操作之后；所述亚稳态单元用于在所述读指针操作前进行亚稳态侦测，并在检测到亚稳态时不对读指针进行操作，在下一个时钟周期进行复位。优选地，所述可编程延时单元中预设有一默认延时值及查询表，所述查询表中预设有多组时钟频率以及对应各该时钟频率的对应延时值。所述可编程延时单元在系统初始化阶段输出所述默认延时值；所述可编程延时单元在系统频率变化阶段依据输入的时钟频率自所述查询表中提取对应该时钟频率的对应延时值；所述可编程延时单元在系统频率稳定阶段保持固定的延时值。优选地，所述亚稳态单元通过频率相同的时钟分别采样信号和经过固定延迟的信号，并采用该时钟分别经过相同延迟和反向之后采样信号，将得到的4组数据进行亚稳态检测和处理。所述亚稳态单元还用于在输入时钟稳定时对所述读指针进行定期复位。优选地，所述FIFO单元由至少两个D类型触发器以及一个数据分配器以及一个数据选择器组成。所述写指针控制单元依据写时钟，控制所述写指针指向欲写入的数据，以便将欲写入的数据经由所述数据分配器依次存入所述至少两个D类型触发器中。所述读指针控制单元依据读时钟，控制所述读指针指向欲读取的数据，以便将欲读取的数据从所述至少两个D类型触发器中经由所述数据选择器依次输出。如上所述，本发明的信号延迟控制电路通过一个可编程的延时器来进行FIFO读写指针校对，使两者在正常工作时能保持一致。在读指针操作前会进行亚稳态检测，并对读指针进行定期复位。在初始化情况下，延时器的值是一个固定足够大的延时，能保证读指针在写指针之后，采到的数据是一个稳定的数据，不论锁存单元的时钟是否稳定，都不会出现毛刺。当输入时钟频率变化时，该延时单元能根据不同的频率进行相应的变化，并通过亚稳态单元保证FIFO读写指针的一致性。本发明的信号延迟控制电路能克服现有技术在初始化或输入时钟频率变化的情况下产生的毛刺问题，且能在输入时钟稳定时对读指针进行定期复位，提高电路的可靠性。
图1显示为本发明的信号延迟控制电路的原理框图。图2显示为本发明 的信号延迟控制电路的时序图。图3显示为本发明的信号延迟控制电路中FIFO单元的原理框图。图4显示为本发明的信号延迟控制电路中亚稳态单元的原理框图。图5显示为本发明的信号延迟控制电路中亚稳态单元的时序图。元件标号说明11采样单元12逻辑单元13FIFO 单元131数据分配器132数据选择器133、134、135 D 类型触发器14锁存单元15驱动单元16写指针控制单元17读指针控制单元18可编程延时单元
19亚稳态单元
具体实施例方式以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式
加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。请参阅图1至图5。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。请参阅图1，显示为本发明的信号延迟控制电路的原理框图，如图所示，本发明提供一种信号延迟控制电路，至少包括:采样单元11，逻辑单元12，FIFO单元13，锁存单元14，驱动单元15，写指针控制单元16，读指针控制单元17，可编程延时单元18，及亚稳态单元19。所述采样单元11依据系统时钟采集地址信号并输出，所述逻辑单元12依据系统时钟将所述采集地址信号进行逻辑处理后输出数据。所述FIFO单元13依据写指针的指向将接收的数据依次存储，以及依据先进先出的原则将所述读指针指向的数据依次输出，所述写指针控制单元16依据系统时钟，控制所述写指针指向欲写入的数据，所述读指针控制单元17依据读时钟，控制所述读指针指向欲读取的数据。 所述锁存单元14将所述FIFO单元13输出的数据予以锁存，并依据读时钟将锁存的数据传输至一驱动单元15，所述驱动单元15例如为执行某种功能的芯片、电子元件或者电路1 块等。本发明信号延迟控制电路的写指针控制单元16与读指针控制单元17之间还连接一可编程延时单元18及一亚稳态单元19。其中，所述可编程延时单元18通过输出延时使所述读指针与写指针保持相应的相位关系，并使所述读指针的操作位于所述写指针的操作之后；所述亚稳态单元19用于在所述读指针操作前进行亚稳态侦测，并在检测到亚稳态时不对读指针进行操作，在下一个时钟周期进行复位。于本实施例中，所述可编程延时单元18为一延时器(leveling)。请参阅图1，如图所示，从图中可以清楚的看到所述FIFO单元13底部有控制指针单元，分别为依据系统时钟“CK_ca”控制写指针“Wr_ptr”指向欲写入的数据“data”的写指针控制单元16和依据读时钟,控制读指针“Rd_ptr”指向欲读取的数据“data”的读指针控制单元17。上述的两个控制指针单元之间有一可编程延时单元18以及与所述可编程延时单元18相连接的亚稳态单元19，通过配置可编程延时单元18使读写指针保持相应的相位关系，不论是在初始化或输入时钟频率变化情况下，锁存器输出的数据都是一个稳定的数据。所述亚稳态单元19检测到亚稳态时，会保持读指针“Rd_ptr”值不变，防止由于亚稳态造成读指针“Rd_ptr”乱跳而产生毛刺。请配合图1同时再参阅图2，如图所示，写时钟“Ck_write”(假设周期为1.5ns)为了满足前面组合逻辑电路的时序(从图1的电路图中可以看到)，与系统时钟“Ck_ca”(假设周期也为1.5ns)之间有一个固定的逻辑延迟(1ns)。当写时钟“Ck_write”上升沿到来时，依次将逻辑单元12过来的数据“data”写入FIFO单元13中。通过可编程的可编程延时单元18以及亚稳态单元19使得读指针“Rd_ptr”出现在写指针“Wr_ptr”之后，并保持相应的相位关系，从而使两指针的数值保持同步(为方便阅图者理解，图示中的读指针“Rd_ptr”时序分别以Rd_ptr〈l>、Rd_ptr<2>及Rd_ptr〈3>予以示意,相应地，图示中的写指针“Wr_ptr”时序亦分别以Wr_ptr〈l>、ffr_ptr<2>及Wr_ptr〈3>予以示意)。从图中可以看到读时钟“Ck_read”和系统时钟“Ck_ca”之间也有一个固定的延时“Tpdm-Toutput ”，其中“Tpdm”为芯片固定的输入输出延迟，“Toutput”为输出驱动延时给图1中的驱动单元15，当系统时钟“Ck_ca”的下降沿到来时将数据“data”从FIFO单元13中输出，并在下个时钟的上升沿将数据“data”从驱动单元15输出(如图2中“dout”所示)，保证其满足规定的“Tpdm”时间，且不会造成时序违例和毛刺，进而提高了电路的可靠性和稳定性。请参阅图3，如图所示，所述FIFO单元13由至少两个D类型触发器，于本实施例中，例如以三个D类型触发器(即图示中DFF133U34及135)为例进行说明，所述三个D类型触发器133、134及135以及一个数据分配器(即图示中Demux) 131以及一个数据选择器(即图示中Mux) 132组成。其中，所述写指针控制单元16依据写时钟，控制所述写指针指向欲写入的数据，以便将欲写入的数据经由所述数据分配器131依次存入所述三个D类型触发器133、134及135中。所述读指针控制单元17依据读时钟，控制所述读指针指向欲读取的数据，以便将欲读取的数据从所述三个D类型触发器133、134及135中经由所述数据选择器132依次输出。即，将图3通过与图1的对比可知，在写指针“Wr_ptr”和写时钟“Ck_write”的作用下，将数据“data”依次存入三个D类型触发器中，在读指针“Rd_ptr”的作用下，将数据“data”从三个D类型触发器依次输出。在本实施例中，所述可编程延时单元18中预设有一默认延时值及查询表，所述查询表中预设有多组时钟频率以及对应各该时钟频率的对应延时值。所述可编程延时单元18在系统初始化阶段输出所述默认延时值，具体地，在初始化阶段，所述可编程延时单元18的默认值是一个固定且足够大的延时。该默认延时值是通过时序计算分析后得出来的，当电路接上电源进行数据传输时，能保证FIFO单元13的读指针在写指针之后，采到的数据是一个稳定的数据，不论锁相环的时钟是否稳定，该电路都不会出现毛刺。同时这个阶段的默认延时值也可以在上电后通过寄存器进行相应的微调。所述可编程延时单元18在系统频率变化阶段依据输入的时钟频率自所述查询表中提取对应该时钟频率的对应延时值，具体地，在频率变化阶段。所述可编程延时单元18中提供了一张由输入时钟频率和各种Tpdm值构成的查询表，当电路检测到频率或Tpdm值发生变化时，对应延时值就能根据查询表进行相应的调整。所述可编程延时单元18在系统频率稳定阶段保持固定的延时值，具体地，在频率稳定阶段，此时锁相环产生的时钟是稳定的，延时值也是固定的常数，也就是说保持与上一延时周期的值不变。于本实施例中，所述亚稳态单元19通过频率相同的时钟分别采样信号和经过固定延迟的信号，并采用该时钟分别经过相同延迟和反向之后采样信号，将得到的4组数据进行亚稳态检测和处理。所述亚稳态单元19还用于在输入时钟稳定时对所述读指针进行定期复位。请参阅图4及图5，如图所示，为了使FIFO单元13的读、写指针保持相应的相位关系，且为了避免由于读指针在此过程中采到亚稳态，造成读指针发生不期望的跳变，基于此本发明增加了一个亚稳态单元19。所述亚稳态单元19首先通过所述亚稳态单元19通过频率相同的时钟分别采样信号和经过固定延迟的信号，并采用该时钟经过相同延迟采样信号，将得到的3组得到的数据分别为:“din_S”，“din_pre_S”，“din_p0St_S”。当出现“din_pre_s ”信号为低电平,而“ din_s ”和“ din_post_s ”信号为高电平；或出现“ din_pre_s ”和“din_s ”检测到的信号为低电平，而“din_p0st_s”检测到的信号为高电平时，此时亚稳态单元19初步判定检测到亚稳态。接着用“elk”的下降沿对信号进行检测，如果检测到的信号“din_neg_s”为高电平时，此时亚稳态单元19就进一步确定前面检测到的是亚稳态。基于此，亚稳态单元19在出现亚稳态的周期，不对读指针“Rd_ptr”的值进行复位；在下一个检测到非亚稳态的周期，才对读指针“Rd_ptr”的值进行复位，也即进行定期复位。请参阅图5，显示为亚稳态单元的时序图。图中“Wr_ptr”和“Rd_ptr”分别为写指针、读指针，并显示出了 “Rd_ptr”分别在没有亚稳态出现(如图中Rd_ptr A所示)，亚稳态出现但没有处理(如图中Rd_ptr B所示)，亚稳态出现并进行处理(如图中Rd_ptr C所示)三种情况下的数值变化。图中圆圈处表示此刻检测到亚稳态信号。综上所述，本发明的信号延迟控制电路通过一个可编程的延时单元来进行FIFO读写指针校对，使两者在正常工作时能保持一致。在读指针操作前会进行亚稳态检测，并对读指针进行定期复位。在初始化情况下，可编程延时单元的值是一个固定足够大的延时，能保证读指针在写指针之后，采到的数据是一个稳定的数据，不论锁存单元的时钟是否稳定，都不会出现毛刺。当输入时钟频率变化时，该可编程延时单元能根据不同的频率进行相应的变化，并通过亚稳态检测和处理电路，保证FIFO读写指针的一致性。本发明的信号延迟控制电路能克服现有技术在初始化或输入时钟频率变化的情况下产生的毛刺问题，且能在输入时钟稳定时对读指针进行定期复位，提高电路的可靠性。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
权利要求
1.一种信号延迟控制电路，至少包括: FIFO单元，依据写指针的指向将接收的数据依次存储，以及依据先进先出的原则将所述读指针指向的数据依次输出； 写指针控制单元，依据系统时钟，控制所述写指针指向欲写入的数据； 读指针控制单元，依据读时钟，控制所述读指针指向欲读取的数据； 锁存单元，将所述FIFO单元输出的数据予以锁存，并依据读时钟将锁存的数据传输至一驱动单元； 其特征在于，还包括连接于所述写指针控制单元与读指针控制单元之间的可编程延时单元及亚稳态单元，所述可编程延时单元通过输出延时使所述读指针与写指针保持相应的相位关系，并使所述读指针的操作位于所述写指针的操作之后；所述亚稳态单元用于在所述读指针操作前进行亚稳态侦测，并在检测到亚稳态时不对读指针进行操作，在下一个时钟周期进行复位。
2.根据权利要求1所述的信号延迟控制电路，其特征在于:所述可编程延时单元中预设有一默认延时值及查询表，所述查询表中预设有多组时钟频率以及对应各该时钟频率的对应延时值。
3.根据权利要求2所述的信号延迟控制电路，其特征在于:所述可编程延时单元在系统初始化阶段输出所述默认延时值；所述可编程延时单元在系统频率变化阶段依据输入的时钟频率自所述查询表中提取对应该时钟频率的对应延时值；所述可编程延时单元在系统频率稳定阶段保持固定的延时值。
4.根据权利要求1所述的信号延迟控制电路，其特征在于:所述亚稳态单元通过频率相同的时钟分别采样信号和经过固定延迟的信号，并采用该时钟分别经过相同延迟和反向之后采样信号，将得到的4组数据进行亚稳态检测和处理。
5.根据权利要求1所述的信号延迟控制电路，其特征在于:所述亚稳态单元还用于在输入时钟稳定时对所述读指针进行定期复位。
6.根据权利要求1所述的信号延迟控制电路，其特征在于:所述FIFO单元由至少两个D类型触发器以及一个数据分配器以及一个数据选择器组成。
7.根据权利要求6所述的信号延迟控制电路，其特征在于:所述写指针控制单元依据写时钟，控制所述写指针指向欲写入的数据，以便将欲写入的数据经由所述数据分配器依次存入所述至少两个D类型触发器中。
8.根据权利要求6所述的信号延迟控制电路，其特征在于:所述读指针控制单元依据读时钟，控制所述读指针指向欲读取的数据，以便将欲读取的数据从所述至少两个D类型触发器中经由所述数据选择器依次输出。
9.根据权利要求1所述的信号延迟控制电路，其特征在于:还包括采样单元，依据系统时钟采集地址信号并输出。
10.根据权利要求9所述的信号延迟控制电路，其特征在于:还包括逻辑单元，依据系统时钟将所述采集地址信号进行逻辑处理后输出数据给所述FIFO单元。
全文摘要
本发明提供一种信号延迟控制电路，至少包括FIFO单元，写指针控制单元，读指针控制单元，锁存单元及驱动单元，其中，所述写指针控制单元与读指针控制单元之间设有可编程延时单元及亚稳态单元，所述可编程延时单元通过输出延时使所述读指针与写指针保持相应的相位关系，并使所述读指针的操作位于所述写指针的操作之后；所述亚稳态单元用于在所述读指针操作前进行亚稳态侦测，并在检测到亚稳态时不对读指针进行操作，在下一个时钟周期进行复位，以此克服现有技术中在初始化或输入时钟频率变化的情况下产生的毛刺问题，且能在输入时钟稳定时对读指针进行定期复位，提高电路的可靠性。
文档编号H03L1/00GK103095289SQ20111034900
公开日2013年5月8日 申请日期2011年11月8日 优先权日2011年11月8日
发明者张涌, 李建威 申请人:澜起科技(上海)有限公司