一种多相位时钟产生电路的制作方法
【专利摘要】一种多相位时钟产生电路，属于电子【技术领域】。由延时链、鉴相器、计数器和查找表模块组成。本发明采用鉴相器判断延时链延时是否等于参考时钟周期，并根据鉴相器的输出结果调节延时链各个延时单元的延时，以使得延时链延时等于参考时钟周期。同时在调节过程中，在N个延时单元中，k个延时单元延时小于理想值，N-k个延时单元延时大于理想值。N、k均为整数。通过设计查找表，将延时单元分为2×min[k,(N-k)]+1组，相邻组的延时单元控制码相差1，从而得到优化的线性度结果。本发明具有结构简单、可靠性高、具有低的微分非线性和积分非线性等优点。
【专利说明】一种多相位时钟产生电路
【技术领域】
[0001]本发明属于电子【技术领域】，涉及时钟产生电路，尤其涉及一种在固定频率的参考时钟激励下能够产生相位差分布均勻的多个时钟输出的时钟产生电路。
【背景技术】
[0002]随着超大规模集成电路加工工艺的不断进步，SoC芯片包含的晶体管数量越来越多。在采用同步数字电路设计的SoC中同步时钟通常要驱动大量的晶体管和互连线，才能到达与其相连的处于不同位置的功能模块，使得时钟到达电路中不同位置的功能模块延时不一致，从而可能导致时钟无法确保各功能模块同步工作，产生电路逻辑错误，因此，片内时钟的产生和分配变成了 SoC设计的瓶颈。
[0003]延迟锁相环(Delay-locked Loop, DLL),被广泛应用于时序处理领域中。与PLL(Phase Lock Loop，锁相环)相比，DLL有几个固有的优点。例如没有抖动累加，更小的锁定时间等。通过DLL可以使得SoC中各个模块得到一致的同步时钟。DLL可进一步地产生多个时钟信号，各个时钟信号的输出同频率，具有相同的相位差。多相位时钟在时间测量、高速存储器、高速接口等诸多领域有着广泛应用。传统的DLL多采用模拟方式实现，随着集成电路工艺的不断缩小，模拟电路面临着诸多挑战。而数字电路则具有良好的工艺适应性和可实现性。
[0004]文献Design of Low Power Hybrid Digital Pulse Width Modulator withPiece-Wise Calibration所述的DPWM中提出一种全数字多相位时钟产生电路(下面称作传统方法)，其结构如图1所示，包括一个延时链、一个鉴相器、一个计数器和一个查找表模块；所述延时链如图2所示，由(N+1)个延时单元串联而成，其中第一延时单元的输入端作为整个延时链的输入端接固定频率的参考时钟elk ;N个k位控制信号c[k:1]记为c[nXk:1], n=l, 2，…，N, .N为自然数,其中第一个k位控制信号C1 [k:1]控制第一延时单元，第二个k位控制信号C2 [k:1]控制第二延时单元，第η个k位控制信号Cn[k:1]控制第η延时单元，直至第Nfk位控制信号cN [k:1]控制第N延时单元；前N个延时单元分别在相应k位控制信号cn[k:l]的控制下产生相应N个相同频率、不同相位的时钟a[l]?a[N]；第(N+1)个延时单元的控制信号为固定值(即该延时单元不可调)，第N个延时单元的输出a [N]和第(N+1)个延时单元的输出a[N+l]以及固定频率的参考时钟elk分别输入到所述鉴相器不同的输入端口，所述鉴相器在第N个延时单元的输出a[N]和第(N+1)个延时单元的输出a[N+l]以及固定频率的参考时钟elk的共同作用下，输出一个表征第N个延时单元的输出a[N]和固定频率的参考时钟elk之间相位关系的2位信号ρ[1:0];所述计数器在2位信号P[1:0]和固定频率的参考时钟elk的控制下，输出“加I”、“减I”或“维持不变”的结果cnt[l:0];所述查找表模块在计数器输出结果cnt[m:l]的控制下，输出N个k位控制信号cn[k:1]分别用于控制所述延时链前N个延时单元。
[0005]如图3所示,其延式链的(N+1)个延时单元具有相同的结构；每个延时单元均延时可调，包括若干个由两个反相器串联的延时子单元和一个多路复选器，若干个延时子单元相互串联，每个延时子单元前后均有一条连接线与多路复选器相应的输入端相连；整个延时单元在固定频率的参考时钟elk和相应的控制信号cn[k:1]控制下，能够选择输出相应的延迟输出信号a [η]。
[0006]如图4所示，其鉴相器由两个D触发器构成，其中第一 D触发器DFFl的触发端输入第(Ν+1)个延时单元的输出信号a[N+l]，第二 D触发器DFF2的触发端输入第N个延时单元的输出信号a[N]，固定频率的参考时钟elk分别输入到第一、二 D触发器DFFl和DFF2的时钟端；第一、二 D触发器DFFl和DFF2的输出端Q输出的信号共同构成鉴相器的输出2位信号ρ[1:0]。鉴相器通过判断第N个延时单元的输出a[N]、第(N+1)个延时单元的输出a[N+l]和固定频率的参考时钟elk三者之间的先后，输出对应的鉴相结果ρ[1:0]:当elk上升沿滞后于a[N]和a[N+l]上升沿时，ρ[1:0]=11 ;当elk上升沿滞后于a[N]上升沿但超前于a[N+l]上升沿时，p[l:0]=10;当elk上升沿超前于a[N]和a [N+1]上升沿时，P[1:O]=00。
[0007]所述计数器在ρ[1:0]和时钟信号elk的控制下,进行双向计数。当ρ[1:0]=11时，计数器“加I”；当P[1:0]=00时，计数器“减I”；当p[l:0]=10时，计数器维持不变。
[0008]传统方法的查找表模块在计数器输出cnt[m:1](其中2m≥NX (2k-l)>2m^)作用下，产生N个k位控制信号c [k:1]记为cn[k:l]，n=l，2，…，N，N为自然数；当计数器输出cnt[m:l] “加I”时，控制信号c[NXk:1]控制延时链增加I个延时调整步进Tstep ;当计数器输出cnt[m:l] “减I”时，控制信号c[NXk:1]控制延时链减少I个延时调整步进Tstep ;当计数器输出cnt[m:l] “维持不变”时，控制信号c [NXk:1]控制延时链的延时输出亦维持不变。
[0009]理论上，经过校准，整条链的延时为一个时钟周期Tdk，每一级延时单元的延时(理想值)为T&/N。但由于调整步进的限制，各延时单元间最大会有I个!；_的延时差别，传统的方法中，设前r个延时单元各自的延时为T1 (T1)TclkZN)后N-r个模块各自的延时为Ts(Ts〈Tclk/N)，则有:
[0010]T1=T^Tstep ⑴
[0011]rl\+(N-r) Ts=Telk ⑵
[0012]则最大的微分非线性为
【权利要求】
1.一种多相位时钟产生电路，包括一个延时链、一个鉴相器、一个计数器和一个查找表模块； 所述延时链由(N+1)个延时单元串联而成，其中第一延时单元的输入端作为整个延时链的输入端接固定频率的参考时钟elk ;Nfk位控制信号c[k:l]记为c[nXk:l]，n=l, 2，…，Ν,Ν为自然数,其中第一个k位控制信号C1 [k:1]控制第一延时单元,第二个k位控制信号C2 [k:1]控制第二延时单元，第η个k位控制信号cn[k:1]控制第η延时单元，直至第Nfk位控制信号cN[k:1]控制第N延时单元；前N个延时单元分别在相应k位控制信号cn[k:l]的控制下产生相应N个相同频率、不同相位的时钟a[l]?a[N];第(N+1)个延时单元的控制信号为固定值，第N个延时单元的输出a[N]和第(N+1)个延时单元的输出a[N+l]以及固定频率的参考时钟elk分别输入到所述鉴相器不同的输入端口 ； 所述鉴相器在第N个延时单元的输出a[N]和第(N+1)个延时单元的输出a[N+l]以及固定频率的参考时钟elk的共同作用下，输出一个表征第N个延时单元的输出a[N]和固定频率的参考时钟elk之间相位关系的2位信号ρ[1:0]:当elk上升沿滞后于a[N]和a[N+l]上升沿时，p[l:0]=ll ;iclk上升沿滞后于a[N]上升沿但超前于a[N+l]上升沿时，P[l:0]=10 ;当Clk上升沿超前于a[N]和a[N+l]上升沿时，P [1: O] =OO ; 所述计数器在P[1:0]和时钟信号elk的控制下，进行双向计数并输出计数结果cnt[m:l]，其中2m彡NX (2k-l) >2m^ ;ip[l:0]=ll时，计数器输出为上一周期输出值“加I”;当P[1:0]=00时，计数器输出为上一周期输出值“减I”;当p[l:0]=10时，计数器输出值不变； 所述查找表模块在计数器输出cnt[m:l]作用下，产生N个k位控制信号c[k:0]记为cn[k], n=l,2,…，N，N为自然数；当计数器输出cnt[m:l]为上一周期输出值“加I”时，控制信号c [NXk:1]控制延时链增加I个延时调整步进；当计数器输出cnt[m:l]为上一周期输出值“减I”时，控制信号c[NXk:1]控制延时链减少I个延时调整步进；当计数器输出cnt[m:l]为上一周期输·出值“维持不变”时，控制信号c [NXk:1]控制延时链的延时输出亦维持不变；同时在N个延时单元中，r个延时单元延时小于理想值，N-r个延时单元延时大于理想值，将延时单元分为2Xmin[r，(N-r)]+l组，相邻组的延时单元的控制信号相差I。
2.根据权利要求1所述的多相位时钟产生电路，其特征在于，所述延时链的(N+1)个延时单元具有相同的结构；每个延时单元均延时可调，包括若干个由两个反相器串联的延时子单元和一个多路复选器，若干个延时子单元相互串联，每个延时子单元前后均有一条连接线与多路复选器相应的输入端相连；整个延时单元在相应的控制信号cn[k:1]控制下，能够选择输出相应的延迟输出信号a [η]。
3.根据权利要求1所述的多相位时钟产生电路，其特征在于，所述鉴相器由两个D触发器构成，其中第一 D触发器DFFl的触发端输入第(Ν+1)个延时单元的输出信号a[N+l]，第二 D触发器DFF2的触发端输入第N个延时单元的输出信号a[N]，固定频率的参考时钟elk分别输入到第一、二 D触发器DFFl和DFF2的时钟端；第一、二 D触发器DFFl和DFF2的输出端Q输出的信号共同构成鉴相器的输出2位信号P [1: O];所述鉴相器通过判断第N个延时单元的输出a[N]、第(N+1)个延时单元的输出a[N+l]和固定频率的参考时钟elk三者之间的先后，输出对应的鉴相结果P[1:0]:当elk上升沿滞后于a[N]和a[N+l]上升沿时，p[l:0]=ll ;iclk上升沿滞后于a[N]上升沿但超前于a[N+l]上升沿时，p[l:0]=10;当elk上升沿超前于a[N ]和a[N+l]上升沿时，p [1:O] =00。
【文档编号】H03K3/02GK103427798SQ201310366122
【公开日】2013年12月4日 申请日期:2013年8月21日 优先权日:2013年8月21日
【发明者】甄少伟, 甘武兵, 夏婷婷, 陈静波, 罗萍, 贺雅娟, 张波 申请人:电子科技大学